JPH01276489A - ダイナミック型半導体記憶装置のモード切換方式 - Google Patents
ダイナミック型半導体記憶装置のモード切換方式Info
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- JPH01276489A JPH01276489A JP63106984A JP10698488A JPH01276489A JP H01276489 A JPH01276489 A JP H01276489A JP 63106984 A JP63106984 A JP 63106984A JP 10698488 A JP10698488 A JP 10698488A JP H01276489 A JPH01276489 A JP H01276489A
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- 230000015654 memory Effects 0.000 claims abstract description 21
- 238000012360 testing method Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 7
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- 238000010586 diagram Methods 0.000 description 14
- 238000001514 detection method Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミック型半導体記憶装置のモード切換
方式に関し、特に、通常の読出書込動作の他に特別な機
能を備えたダイナミック型半導体記憶装置において、特
殊モードに切換えるためのダイナミック型半導体記憶装
置のモード切換方式【従来の技術〕 近年、ＭＯＳメモリ、特にダイナミック型ＭＯ８ＲＡＭ
（ＤＲＡＭ）において、品種の多様化が進み、標準品
の他に、たとえば画像処理専用の仕様のデュアルポート
メモリと称される半導体記憶装置が開発され、市場に出
ている。このような半導体記憶装置においては、日経エ
レクトロニクス１９８６年３月２４日号（Ｎｏ、３９１
）に詳細に紹介されている。このような専用メモリでは
、通常のデータ読出／書込の他に、特殊な機能を備えた
ものが多い。
方式に関し、特に、通常の読出書込動作の他に特別な機
能を備えたダイナミック型半導体記憶装置において、特
殊モードに切換えるためのダイナミック型半導体記憶装
置のモード切換方式【従来の技術〕 近年、ＭＯＳメモリ、特にダイナミック型ＭＯ８ＲＡＭ
（ＤＲＡＭ）において、品種の多様化が進み、標準品
の他に、たとえば画像処理専用の仕様のデュアルポート
メモリと称される半導体記憶装置が開発され、市場に出
ている。このような半導体記憶装置においては、日経エ
レクトロニクス１９８６年３月２４日号（Ｎｏ、３９１
）に詳細に紹介されている。このような専用メモリでは
、通常のデータ読出／書込の他に、特殊な機能を備えた
ものが多い。
前述のデュアルポートメモリを例にとってみると、メモ
リ内部に記憶されたデータと外部から入力したデータと
の論理演算（論理和、論理積など）を士数種類行なうこ
とができるようになっている。
リ内部に記憶されたデータと外部から入力したデータと
の論理演算（論理和、論理積など）を士数種類行なうこ
とができるようになっている。
これらの特殊モードに切換えるためには、モードの設定
が必要となってくるが、モード設定用の外部ビンを余分
に付加すると、パッケージが大きくなってしまい、実装
密度が低くなるので好ましくない。
が必要となってくるが、モード設定用の外部ビンを余分
に付加すると、パッケージが大きくなってしまい、実装
密度が低くなるので好ましくない。
このために、上述の文献では、成るタイミングでアドレ
スにコードを与え、それによってどの演算モードに入る
かを設定するようにしている。
スにコードを与え、それによってどの演算モードに入る
かを設定するようにしている。
第５図は従来のダイナミック型半導体記憶装置における
特殊モードを設定するためのタイミング図である。第５
図（ａ）に示すＲＡＳ信号が“Ｈ”レベルのときに、第
５図（ｂ）に示すＣＡＳ信号と第５図（ｃ）に示すＷＥ
倍信号立下げ、ＲＡＳ信号を立下げるときにアドレス信
号ＡＯ〜Ａ３にコードを入力する。この１サイクルはモ
ードの設定だけに使われ、実際の演算モードサイクルは
次のサイクルからになり、再びモード設定サイクルを行
なうか、後述のリセットサイクルを行なわない限り、１
度設定したモードは有効にされる。
特殊モードを設定するためのタイミング図である。第５
図（ａ）に示すＲＡＳ信号が“Ｈ”レベルのときに、第
５図（ｂ）に示すＣＡＳ信号と第５図（ｃ）に示すＷＥ
倍信号立下げ、ＲＡＳ信号を立下げるときにアドレス信
号ＡＯ〜Ａ３にコードを入力する。この１サイクルはモ
ードの設定だけに使われ、実際の演算モードサイクルは
次のサイクルからになり、再びモード設定サイクルを行
なうか、後述のリセットサイクルを行なわない限り、１
度設定したモードは有効にされる。
この方法によれば、２’−１６種類のモードの定義が可
能となり、コード入力用のビンを増せばさらに多くのモ
ードを定義することができる。ここで、ＲＡＳ信号とは
、列および行方向にマトリクス状に配列されたメモリの
うち、列方向のアドレスを指定するための列アドレスタ
イミング信号であって、ロウアドレスを取込み、チップ
のアクティブ状態を規定する信号である。また、ＣＡＳ
信号とは行方向のアドレスを指定するための行アドレス
タイミング信号であって、コラムアドレスを取込み、出
力を制御する信号である。ＷＥ倍信号リード／ライト動
作を制御する信号である。
能となり、コード入力用のビンを増せばさらに多くのモ
ードを定義することができる。ここで、ＲＡＳ信号とは
、列および行方向にマトリクス状に配列されたメモリの
うち、列方向のアドレスを指定するための列アドレスタ
イミング信号であって、ロウアドレスを取込み、チップ
のアクティブ状態を規定する信号である。また、ＣＡＳ
信号とは行方向のアドレスを指定するための行アドレス
タイミング信号であって、コラムアドレスを取込み、出
力を制御する信号である。ＷＥ倍信号リード／ライト動
作を制御する信号である。
第６Ａ図は一般的なりＲＡＭの読出／書込のタイミング
図であり、第６Ｂ図は一般的なりＲＡＭのＣＡＳ ｂ
ｅｆｏｒｅ ＲＡＳ （ＣｂＲ）リフレッシュのタイ
ミング図である。
図であり、第６Ｂ図は一般的なりＲＡＭのＣＡＳ ｂ
ｅｆｏｒｅ ＲＡＳ （ＣｂＲ）リフレッシュのタイ
ミング図である。
通常の続出／書込動作では、第６Ａ図（ａ）。
（ｂ）に示すように、ＲＡＳ信号を先に立下げた後にＣ
ＡＳ信号を立下げる。第６Ｂ図（ａ）。
ＡＳ信号を立下げる。第６Ｂ図（ａ）。
（ｂ）に示すように、ＣＡＳ信号を先に立下げ、その後
ＲＡＳ信号を立下げる場合はＣＡＳ ｂｅｆｏｒｅ
ＲＡＳリフレッシニ（ＣｂＲリフレッシュ）と称され
る。一般には、内部のアドレスカウンタがらリフレッシ
ュアドレスを自動的に発生させてリフレッシュを行なう
モードに入るのが標準的であるが、第５図に示した例で
は、このモードと区別するために、ＷＥ倍信号レベルを
“Ｌ”レベルにすることを規定している。
ＲＡＳ信号を立下げる場合はＣＡＳ ｂｅｆｏｒｅ
ＲＡＳリフレッシニ（ＣｂＲリフレッシュ）と称され
る。一般には、内部のアドレスカウンタがらリフレッシ
ュアドレスを自動的に発生させてリフレッシュを行なう
モードに入るのが標準的であるが、第５図に示した例で
は、このモードと区別するために、ＷＥ倍信号レベルを
“Ｌ”レベルにすることを規定している。
ところで、最近のＤＲＡＭではテスト時間を短縮するた
め、テストモードと呼ばれる機能が標票装備されている
。これは簡単に言えば、メモリアレイを内部で複数ブロ
ック（たとえば４ブロツク）に分割し、それぞれのブロ
ックに並列に書込／読出を行ない、テスト時間を数分の
１ （１／４）に短縮するものである。４ＭビットＤＲ
ＡＭでは、ＤＩＰ （Ｄｕａｌ Ｉｎ１ｉｎｅ Ｐ
ａｃｋｅｇｅ）に収めた場合、空ピンが存在しないため
、第５図と同じようにＲＡＳ信号が７Ｈ”レベルのとき
にＣＡＳ信号とＷＥ倍信号立下げ、その後ＲＡＳ信号を
立下げる（ＷＣｂＲ）ことによって、テストモードに入
ることが標準となっている。
め、テストモードと呼ばれる機能が標票装備されている
。これは簡単に言えば、メモリアレイを内部で複数ブロ
ック（たとえば４ブロツク）に分割し、それぞれのブロ
ックに並列に書込／読出を行ない、テスト時間を数分の
１ （１／４）に短縮するものである。４ＭビットＤＲ
ＡＭでは、ＤＩＰ （Ｄｕａｌ Ｉｎ１ｉｎｅ Ｐ
ａｃｋｅｇｅ）に収めた場合、空ピンが存在しないため
、第５図と同じようにＲＡＳ信号が７Ｈ”レベルのとき
にＣＡＳ信号とＷＥ倍信号立下げ、その後ＲＡＳ信号を
立下げる（ＷＣｂＲ）ことによって、テストモードに入
ることが標準となっている。
また、このテストモードから抜ける方法としては、ＲＡ
、ＳオンリーリフレッシュかＣｂＲリフレッシュを行な
えばよい。このように、リフレッシュでテストモードか
ら抜けるようになっているのは、ＤＲＡＭではリフレッ
シュ動作が必ず定期的に行なわれるので、間違ってテス
トモードに入ってしまった場合でもリフレッシュ時に確
実に抜けることができるからである。上述の特殊モード
のリセットサイクルも、このＲＡＳオンリーリフレッシ
ュかＣｂＲリフレッシュサイクルで規定している。
、ＳオンリーリフレッシュかＣｂＲリフレッシュを行な
えばよい。このように、リフレッシュでテストモードか
ら抜けるようになっているのは、ＤＲＡＭではリフレッ
シュ動作が必ず定期的に行なわれるので、間違ってテス
トモードに入ってしまった場合でもリフレッシュ時に確
実に抜けることができるからである。上述の特殊モード
のリセットサイクルも、このＲＡＳオンリーリフレッシ
ュかＣｂＲリフレッシュサイクルで規定している。
［発明が解決しようとする課題］
“ 上述のごとく、従来の特殊モードを備えたＤＲ・Ａ
Ｍは以上に述べた方法で特殊モードの設定を行なってい
たため、通常のテストモードに入る際は誤って特殊モー
ドに入ってしまわないようにアドレスピンへの印加デー
タをコントロールする必要があり、特殊モードを必要と
しないユーザにとってはアドレスピンの制御が煩雑にな
ってしまうという問題点があった。
Ｍは以上に述べた方法で特殊モードの設定を行なってい
たため、通常のテストモードに入る際は誤って特殊モー
ドに入ってしまわないようにアドレスピンへの印加デー
タをコントロールする必要があり、特殊モードを必要と
しないユーザにとってはアドレスピンの制御が煩雑にな
ってしまうという問題点があった。
それゆえに、この発明の主たる目的は、特定の端子のレ
ベルを一定時間だけ電源電圧以上のレベルに設定するだ
けで特殊モードに切換可能なダイナミック型半導体記憶
装置のモード切換方式を提供することである。
ベルを一定時間だけ電源電圧以上のレベルに設定するだ
けで特殊モードに切換可能なダイナミック型半導体記憶
装置のモード切換方式を提供することである。
［課題を解決するための手段］
この発明はメモリセルが行および列方向にマトリクス状
に配列され、列方向のアドレスを指定するための列アド
レスタイミング信号が入力される端子と、行方向のアド
レスを指定するための行アドレスタイミング信号が入力
される端子と、書込読出制御信号が入力される端子とを
含み、アドレス指定されたメモリセルにデータの書込読
出を行なうダイナミック型半導体記憶装置において、メ
モリセルを複数ビット並列にテストするためのテストモ
ードとその他の特殊モードを少なくとも１つ備え、列ア
ドレスタイミング信号が第１のレベルのときに行アドレ
スタイミング信号と書込読出制御信号を第１のレベルと
は異なる第２のレベルに設定し、列アドレスタイミング
信号を第２のレベルに設定する前後の一定時間だけ特定
の端子のレベルを電源電圧以上のレベルに設定して、動
作モードが特殊モードになるように切換えるように構成
したものである。
に配列され、列方向のアドレスを指定するための列アド
レスタイミング信号が入力される端子と、行方向のアド
レスを指定するための行アドレスタイミング信号が入力
される端子と、書込読出制御信号が入力される端子とを
含み、アドレス指定されたメモリセルにデータの書込読
出を行なうダイナミック型半導体記憶装置において、メ
モリセルを複数ビット並列にテストするためのテストモ
ードとその他の特殊モードを少なくとも１つ備え、列ア
ドレスタイミング信号が第１のレベルのときに行アドレ
スタイミング信号と書込読出制御信号を第１のレベルと
は異なる第２のレベルに設定し、列アドレスタイミング
信号を第２のレベルに設定する前後の一定時間だけ特定
の端子のレベルを電源電圧以上のレベルに設定して、動
作モードが特殊モードになるように切換えるように構成
したものである。
［作用］
この発明に係るダイナミック型半導体記憶装置のモード
切換方式は、特定の端子のレベルを一定時間だけ電源電
圧以上のレベルに設定するだけで動作モードを特殊モー
ドに切換える。
切換方式は、特定の端子のレベルを一定時間だけ電源電
圧以上のレベルに設定するだけで動作モードを特殊モー
ドに切換える。
［発明の実施例コ
第１図はこの発明の一実施例が適用されるＤＲＡＭの構
成を示す概略ブロック図であり、第２図は第１図に示し
たアドレスバッファおよび特殊モード制御回路のブロッ
ク図であり、第３図は第２図に示した５ｕｐｅｒ Ｖ
ｃｃ回路の具体的な電気回路図である。
成を示す概略ブロック図であり、第２図は第１図に示し
たアドレスバッファおよび特殊モード制御回路のブロッ
ク図であり、第３図は第２図に示した５ｕｐｅｒ Ｖ
ｃｃ回路の具体的な電気回路図である。
まず、第１図ないし第３図を参照して、この発明の一実
施例の構成について説明する。ＤＲＡＭはアドレスバッ
ファおよび特殊モード制御回路１とメモリセルアレイ２
とロウデコーダ３とコラムデコーダ４とＲＡＳバッファ
５とＣＡ Ｓ ／（ツファ６とＷＥバッファ７とデータ
バッファ８とプリアンプ９と出力バッファ１０とを含ん
で構成されている。
施例の構成について説明する。ＤＲＡＭはアドレスバッ
ファおよび特殊モード制御回路１とメモリセルアレイ２
とロウデコーダ３とコラムデコーダ４とＲＡＳバッファ
５とＣＡ Ｓ ／（ツファ６とＷＥバッファ７とデータ
バッファ８とプリアンプ９と出力バッファ１０とを含ん
で構成されている。
アドレスバッファおよび特殊モード制御回路１は外部か
ら与えられるアドレス信号を記憶するとともに、アドレ
ス信号が入力される端子のいずれかに電源電圧Ｖｃｃ＋
αの電圧が印加されている場合に特殊モードに切換える
ための制御を行なうもので゛ある。メモリセルアレイ２
は列および行方向に複数のメモリセルが配置されて構成
されている。ロウデコーダ３はアドレスバッファおよび
特殊モード制御回路１から出力される内部ロウアドレス
信号に基づいて、メモリセルアレイ２の行方向のアドレ
スを指定するものである。コラムデコーダ４はアドレス
バッファおよび特殊モード制御回路１から与えられる内
部コラムアドレス信号に基づいて、メモリセルアレイ２
の列方向のアドレスを指定する。ＲＡＳバッファ５は外
部から与えられるＲＡＳ信号を記憶するものであり、Ｃ
ＡＳバッファ６は外部から与えられるＣＡＳ信号を記憶
するものであり、ＷＥバッファ７は外部から与えられる
ＷＥ倍信号記憶するものである。データバッファ８は外
部から与えられる書込データを記憶するものである。デ
ータバッファ８に記憶されたデータはプリアンプ９から
Ｉ１０線４０を介してメモリセルアレイ２に与えられる
。また、メモリセルアレイ２から読出されたデータはＩ
１０線４０を介してプリアンプ９に出力され、プリアン
プ９から出力バッファ１０を介して外部に出力される。
ら与えられるアドレス信号を記憶するとともに、アドレ
ス信号が入力される端子のいずれかに電源電圧Ｖｃｃ＋
αの電圧が印加されている場合に特殊モードに切換える
ための制御を行なうもので゛ある。メモリセルアレイ２
は列および行方向に複数のメモリセルが配置されて構成
されている。ロウデコーダ３はアドレスバッファおよび
特殊モード制御回路１から出力される内部ロウアドレス
信号に基づいて、メモリセルアレイ２の行方向のアドレ
スを指定するものである。コラムデコーダ４はアドレス
バッファおよび特殊モード制御回路１から与えられる内
部コラムアドレス信号に基づいて、メモリセルアレイ２
の列方向のアドレスを指定する。ＲＡＳバッファ５は外
部から与えられるＲＡＳ信号を記憶するものであり、Ｃ
ＡＳバッファ６は外部から与えられるＣＡＳ信号を記憶
するものであり、ＷＥバッファ７は外部から与えられる
ＷＥ倍信号記憶するものである。データバッファ８は外
部から与えられる書込データを記憶するものである。デ
ータバッファ８に記憶されたデータはプリアンプ９から
Ｉ１０線４０を介してメモリセルアレイ２に与えられる
。また、メモリセルアレイ２から読出されたデータはＩ
１０線４０を介してプリアンプ９に出力され、プリアン
プ９から出力バッファ１０を介して外部に出力される。
次に、第２図を参照して、アドレスバッファおよび特殊
モード制御回路１の構成について説明する。アドレスバ
ッファおよび特殊モード制御回路１はアドレスバッファ
２０と５ｕｐｅｒ Ｖｃｃ検知回路１１．１２・・・
１ｎと特殊モード許可信号発生回路３０を含む。アドレ
スバッファ２０は外部から与えられるアドレス信号を記
憶し、内部ロウアドレス信号と内部コラムアドレス信号
を出力するものである。５ｕｐｅｒ Ｖｃｃ検知回路
１１．１２・・・１ｎはアドレス信号が入力される入力
端子に電源電圧Ｖｃｃ＋αの電圧が印加されているか否
かを検知するものである。これらの５ｕｐｅｒ Ｖｃ
ｃ検知回路１１．１２−１ｎのいずれかによって検知さ
れた信号は特殊モード許可信号発生回路３０に与えられ
る。特殊モード許可信号発生回路３０は５ｕｐｅｒ
Ｖｃｃ検知回路１１゜１２・・・１ｎのいずれかから検
知信号が与えられると、特殊モード許可信号φＭ ＋
＋ φ−２・・・φｎｎを出力する。
モード制御回路１の構成について説明する。アドレスバ
ッファおよび特殊モード制御回路１はアドレスバッファ
２０と５ｕｐｅｒ Ｖｃｃ検知回路１１．１２・・・
１ｎと特殊モード許可信号発生回路３０を含む。アドレ
スバッファ２０は外部から与えられるアドレス信号を記
憶し、内部ロウアドレス信号と内部コラムアドレス信号
を出力するものである。５ｕｐｅｒ Ｖｃｃ検知回路
１１．１２・・・１ｎはアドレス信号が入力される入力
端子に電源電圧Ｖｃｃ＋αの電圧が印加されているか否
かを検知するものである。これらの５ｕｐｅｒ Ｖｃ
ｃ検知回路１１．１２−１ｎのいずれかによって検知さ
れた信号は特殊モード許可信号発生回路３０に与えられ
る。特殊モード許可信号発生回路３０は５ｕｐｅｒ
Ｖｃｃ検知回路１１゜１２・・・１ｎのいずれかから検
知信号が与えられると、特殊モード許可信号φＭ ＋
＋ φ−２・・・φｎｎを出力する。
次に、第３図を参照して、５ｕｐｅｒ Ｖｃｃ検知回
路１１の構成について説明する。アドレス信号の入力端
子には、ｋ個のｎチャネルＭＯ８）ランジスタ１１１．
１１２および１１３がノードＮ１にダイオード接続され
る。ノードＮ１は高抵抗１１４を介して接地されるとと
もに、インバータ１１５の入力に接続される。インバー
タ１１５の出力にはインバータ１１６の入力が接続され
、インバータ１１６の出力は、第２図に示した特殊モー
ド許可信号発生回路３０に接続される。
路１１の構成について説明する。アドレス信号の入力端
子には、ｋ個のｎチャネルＭＯ８）ランジスタ１１１．
１１２および１１３がノードＮ１にダイオード接続され
る。ノードＮ１は高抵抗１１４を介して接地されるとと
もに、インバータ１１５の入力に接続される。インバー
タ１１５の出力にはインバータ１１６の入力が接続され
、インバータ１１６の出力は、第２図に示した特殊モー
ド許可信号発生回路３０に接続される。
第４図はこの発明の一実施例の具体的な動作を説明する
ためのタイミング図である。
ためのタイミング図である。
次に、第１図ないし第４図を参照して、この発明の一実
施例の具体的な動作について説明する。
施例の具体的な動作について説明する。
まず、第４図（ａ）に示すＲＡＳ信号が“Ｈ“レベルの
ときに、第４図（ｂ）に示すＣＡＳ信号と第４図（ｃ）
示すＷＥ倍信号立下げる。なお、ＣＡＳ信号とＷＥ倍信
号立下げる順序は問わない。
ときに、第４図（ｂ）に示すＣＡＳ信号と第４図（ｃ）
示すＷＥ倍信号立下げる。なお、ＣＡＳ信号とＷＥ倍信
号立下げる順序は問わない。
次に、ＲＡＳ信号を立下げるときに予め特定の端子にＶ
ｃｃ十α（α＜０）を与えておく。この特定の端子とし
ては、ＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号電源電圧Ｖ
ｃｃ、接地電位ＶＳＳ、データ出力Ｄｏｕｔ信号が入力
される端子以外の端子、すなわち×１ビット構成のＤＲ
ＡＭであれば第４図（ｄ）に示すアドレス信号の入力さ
れる端子とデータの入力される端子が使用可能であり、
×４ビット構成のＤＲＡＭであれば、アドレス信号の入
力される端子とＯＥ倍信号入力される端子が使用可能で
ある。この実施例では、アドレス信号の人力されるいず
れかの端子にＶｃｃ＋αの電圧が与えられているものと
する。
ｃｃ十α（α＜０）を与えておく。この特定の端子とし
ては、ＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号電源電圧Ｖ
ｃｃ、接地電位ＶＳＳ、データ出力Ｄｏｕｔ信号が入力
される端子以外の端子、すなわち×１ビット構成のＤＲ
ＡＭであれば第４図（ｄ）に示すアドレス信号の入力さ
れる端子とデータの入力される端子が使用可能であり、
×４ビット構成のＤＲＡＭであれば、アドレス信号の入
力される端子とＯＥ倍信号入力される端子が使用可能で
ある。この実施例では、アドレス信号の人力されるいず
れかの端子にＶｃｃ＋αの電圧が与えられているものと
する。
この状態でＲＡＳ信号を立下げることにより、内部で特
殊モード許可信号が発生される。すなわち、アドレス端
子に入力された信号はアドレスバッファ２０に入力され
ると同時に５ｕｐｅｒ ＶＣＣ検知回路１１．１２・
・・１ｎのいずれかに与えられる。５ｕｐｅｒ Ｖｃ
ｃ検知回路１１ではに個ダイオード接続されたＮチャネ
ルＭＯＳトランジ−メタ１１１，１１２，１１３のしき
い値電圧をＶｔｎとすると、アドレス入力端子に印加さ
れた電圧がｋＸＶｔｎ以下であれば、アドレス入力端子
とノードＮ１は電気的に遮断され、ノードＮ１は高抵抗
１１４によってプルダウンされ、Ｖｓｓのレベルになる
。もし、アドレス入力端子に印加される電圧がｋＸＶｔ
ｎを越えると、ノードＮ１の電位はＮチャネルＭｏＳト
ランジスタ１１１゜１１２および１１３のオン抵抗と高
抵抗１１４の抵抗比で決まるが、アドレス入力端子の電
位がｖＣＣ＋αＣＣ−なったときに、ノードＮ１の電位
がインバータ１１５のしきい値電圧になるようにｋを設
定しておく。
殊モード許可信号が発生される。すなわち、アドレス端
子に入力された信号はアドレスバッファ２０に入力され
ると同時に５ｕｐｅｒ ＶＣＣ検知回路１１．１２・
・・１ｎのいずれかに与えられる。５ｕｐｅｒ Ｖｃ
ｃ検知回路１１ではに個ダイオード接続されたＮチャネ
ルＭＯＳトランジ−メタ１１１，１１２，１１３のしき
い値電圧をＶｔｎとすると、アドレス入力端子に印加さ
れた電圧がｋＸＶｔｎ以下であれば、アドレス入力端子
とノードＮ１は電気的に遮断され、ノードＮ１は高抵抗
１１４によってプルダウンされ、Ｖｓｓのレベルになる
。もし、アドレス入力端子に印加される電圧がｋＸＶｔ
ｎを越えると、ノードＮ１の電位はＮチャネルＭｏＳト
ランジスタ１１１゜１１２および１１３のオン抵抗と高
抵抗１１４の抵抗比で決まるが、アドレス入力端子の電
位がｖＣＣ＋αＣＣ−なったときに、ノードＮ１の電位
がインバータ１１５のしきい値電圧になるようにｋを設
定しておく。
こうすることによって、アドレス入力端子にＶＣＣ＋α
以上の電圧がかけられたとき、５ｕｐｅｒ Ｖｃｃ検
知回路１１．１２・・・１ｎのいずれかは検知信号φＡ
ｌ を発生する。このようにして発生されたφＡｌ信号
が特殊モード許可信号発生回路３０に入力され、ＲＡＳ
信号、ＣＡＳ信号、ＷＥ倍信号ＷＣｂＲのタイミングで
あれば、特殊モード許可信号φ１１が発生され、内部に
ラッチされる。このようにして、特定の端子にＶｃｃ＋
α以上の電圧が印加される端子の数だけ特殊モードを設
定することが可能となる。
以上の電圧がかけられたとき、５ｕｐｅｒ Ｖｃｃ検
知回路１１．１２・・・１ｎのいずれかは検知信号φＡ
ｌ を発生する。このようにして発生されたφＡｌ信号
が特殊モード許可信号発生回路３０に入力され、ＲＡＳ
信号、ＣＡＳ信号、ＷＥ倍信号ＷＣｂＲのタイミングで
あれば、特殊モード許可信号φ１１が発生され、内部に
ラッチされる。このようにして、特定の端子にＶｃｃ＋
α以上の電圧が印加される端子の数だけ特殊モードを設
定することが可能となる。
［発明の効果］
以上のように、この発明によれば、列アドレスタイミン
グ信号が第１のレベルのときに行アドレスタイミング信
号と書込読出信号を第１のレベルとは異なる第２のレベ
ルに設定し、列アドレスタイミング信号を第２のレベル
に設定する前後の一定時間だけ特定の端子のレベルを電
源電圧以上のレベルに設定して、動作モードを特殊モー
ドに切換えることができるので、余分な端子を増やすこ
となく、また特殊モードを必要としない場合でも、外部
信号の制御を容易に行なうことができる。
グ信号が第１のレベルのときに行アドレスタイミング信
号と書込読出信号を第１のレベルとは異なる第２のレベ
ルに設定し、列アドレスタイミング信号を第２のレベル
に設定する前後の一定時間だけ特定の端子のレベルを電
源電圧以上のレベルに設定して、動作モードを特殊モー
ドに切換えることができるので、余分な端子を増やすこ
となく、また特殊モードを必要としない場合でも、外部
信号の制御を容易に行なうことができる。
第１図はこの発明の一実施例が適用されるＤＲＡＭの構
成を示す概略ブロック図である。第２図は第１図に示し
たアドレスバッファおよび特殊モード制御回路のブロッ
ク図である。第３図は第２図に示した５ｕｐｅｒ Ｖ
ｃｃ回路の具体的な電気回路図である。第４図はこの発
明の一実施例の動作を説明するためのタイミング図であ
る。第５図は従来例による特殊モードを設定するための
タイミング図である。第６Ａ図は一般的なりＲＡＭの読
出／書込のタイミング図であり、第６Ｂ図は一般的なり
ＲＡＭのＣＡＳ ｂｅｆｏｒｅ ＲＡＳ （ＣｂＲ
） リフレッシュのタイミング図である。 図において、１はアドレスバッファおよび特殊モード制
御回路、２はメモリセルアレイ、３はロウデコーダ、４
はコラムデコーダ、５はＲＡＳバッファ、６はＣＡＳバ
ッファ、７はＷＥバッファ、８はデータバッファ、９は
プリアンプ、１ｏは出力バッファ、１１．１２・・・１
ｏは５ｕｐｅｒ ＶＣＣ検知回路、２０はアドレスバ
ッファ、１１１゜１１２、 １１３ハＮ＋＋ネルＭｏｓ
トランジスタ、１１４は高抵抗、１１５，１１６はイン
バータを示す。
成を示す概略ブロック図である。第２図は第１図に示し
たアドレスバッファおよび特殊モード制御回路のブロッ
ク図である。第３図は第２図に示した５ｕｐｅｒ Ｖ
ｃｃ回路の具体的な電気回路図である。第４図はこの発
明の一実施例の動作を説明するためのタイミング図であ
る。第５図は従来例による特殊モードを設定するための
タイミング図である。第６Ａ図は一般的なりＲＡＭの読
出／書込のタイミング図であり、第６Ｂ図は一般的なり
ＲＡＭのＣＡＳ ｂｅｆｏｒｅ ＲＡＳ （ＣｂＲ
） リフレッシュのタイミング図である。 図において、１はアドレスバッファおよび特殊モード制
御回路、２はメモリセルアレイ、３はロウデコーダ、４
はコラムデコーダ、５はＲＡＳバッファ、６はＣＡＳバ
ッファ、７はＷＥバッファ、８はデータバッファ、９は
プリアンプ、１ｏは出力バッファ、１１．１２・・・１
ｏは５ｕｐｅｒ ＶＣＣ検知回路、２０はアドレスバ
ッファ、１１１゜１１２、 １１３ハＮ＋＋ネルＭｏｓ
トランジスタ、１１４は高抵抗、１１５，１１６はイン
バータを示す。
Claims (1)
- 【特許請求の範囲】 メモリセルが列および行方向にマトリクス状に配列され
、前記列方向のアドレスを指定するための列アドレスタ
イミング信号が入力される端子と、前記行方向のアドレ
スを指定するための行アドレスタイミング信号が入力さ
れる端子と、書込読出制御信号が入力される端子とを含
み、アドレス指定されたメモリセルにデータの書込読出
を行なうダイナミック型半導体記憶装置において、 前記メモリセルを複数ビット並列にテストするためのテ
ストモードと、その他の特殊モードを少なくとも１つ備
え、 前記列アドレスタイミング信号が第１のレベルのときに
、前記行アドレスタイミング信号と前記書込読出制御信
号を第１のレベルとは異なる第２のレベルに設定し、前
記列アドレスタイミング信号を第２のレベルに設定する
前後の一定時間だけ、特定の端子のレベルを電源電圧以
上のレベルに設定して、動作モードが前記特殊モードに
なるように切換えるようにした、ダイナミック型半導体
記憶装置のモード切換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106984A JPH01276489A (ja) | 1988-04-27 | 1988-04-27 | ダイナミック型半導体記憶装置のモード切換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63106984A JPH01276489A (ja) | 1988-04-27 | 1988-04-27 | ダイナミック型半導体記憶装置のモード切換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276489A true JPH01276489A (ja) | 1989-11-07 |
Family
ID=14447528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63106984A Pending JPH01276489A (ja) | 1988-04-27 | 1988-04-27 | ダイナミック型半導体記憶装置のモード切換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276489A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258399A (ja) * | 1985-05-11 | 1986-11-15 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6366798A (ja) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | 半導体記憶装置 |
| JPH01235499A (ja) * | 1988-03-16 | 1989-09-20 | Toshiba Corp | 回転機音の消音装置 |
-
1988
- 1988-04-27 JP JP63106984A patent/JPH01276489A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258399A (ja) * | 1985-05-11 | 1986-11-15 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS6366798A (ja) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | 半導体記憶装置 |
| JPH01235499A (ja) * | 1988-03-16 | 1989-09-20 | Toshiba Corp | 回転機音の消音装置 |
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