JPH05180903A - 半導体集積回路装置のテスト方法及びテスト回路 - Google Patents
半導体集積回路装置のテスト方法及びテスト回路Info
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- JPH05180903A JPH05180903A JP3359979A JP35997991A JPH05180903A JP H05180903 A JPH05180903 A JP H05180903A JP 3359979 A JP3359979 A JP 3359979A JP 35997991 A JP35997991 A JP 35997991A JP H05180903 A JPH05180903 A JP H05180903A
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- test
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Abstract
(57)【要約】
【目的】 外部に出力されないアドレスバスがあるＬＳ
Ｉのテストモードを簡単にする。 【構成】 ＣＰＵ２は外部と接続された下位アドレスバ
ス１４と外部に接続されない上位アドレスバス１６とを
有し、ＣＰＵ２のデータバス２０にはＲＯＭ２２とテス
トレジスタ２４が接続され、バスコントローラ１８から
ＣＰＵ２にバスイネーブル信号とウエイト信号が送られ
る。テストモードでは、データ端子３０はリード／ライ
ト端子３２からの信号によって入出力が制御され、クロ
ックの分周器３６の分周比Ｋがテストレジスタ２４の設
定値で規定され、上位アドレスｍ〜ｎがテストレジスタ
２４の設定値に固定され、テストされる周辺回路４ａに
対して常にアクティブなチップセレクト信号ＣＳとな
る。
Ｉのテストモードを簡単にする。 【構成】 ＣＰＵ２は外部と接続された下位アドレスバ
ス１４と外部に接続されない上位アドレスバス１６とを
有し、ＣＰＵ２のデータバス２０にはＲＯＭ２２とテス
トレジスタ２４が接続され、バスコントローラ１８から
ＣＰＵ２にバスイネーブル信号とウエイト信号が送られ
る。テストモードでは、データ端子３０はリード／ライ
ト端子３２からの信号によって入出力が制御され、クロ
ックの分周器３６の分周比Ｋがテストレジスタ２４の設
定値で規定され、上位アドレスｍ〜ｎがテストレジスタ
２４の設定値に固定され、テストされる周辺回路４ａに
対して常にアクティブなチップセレクト信号ＣＳとな
る。
Description
【０００１】
【産業上の利用分野】本発明は１チップマイクロコンピ
ュータなどの半導体集積回路装置（以下、ＬＳＩとい
う）をテストする方法と、そのようなＬＳＩに組み込ま
れたテスト回路に関するものである。特に、本発明はＣ
ＰＵと動作プログラムを格納しているＲＯＭを含んだ１
チップマイクロコンピュータなどのＬＳＩであって、Ｃ
ＰＵのアドレスバスのうち１部のアドレスバスのみが外
部とのインターフェイスをもち、残りのアドレスバスが
外部に取り出されないようになっているＬＳＩに関する
ものである。
ュータなどの半導体集積回路装置（以下、ＬＳＩとい
う）をテストする方法と、そのようなＬＳＩに組み込ま
れたテスト回路に関するものである。特に、本発明はＣ
ＰＵと動作プログラムを格納しているＲＯＭを含んだ１
チップマイクロコンピュータなどのＬＳＩであって、Ｃ
ＰＵのアドレスバスのうち１部のアドレスバスのみが外
部とのインターフェイスをもち、残りのアドレスバスが
外部に取り出されないようになっているＬＳＩに関する
ものである。
【０００２】
【従来の技術】１チップマイクロコンピュータは主要な
構成要素として、ＣＰＵ、ＲＯＭ及び複数個の周辺回路
ブロックを備えている。そのようなＬＳＩの周辺回路の
ロジックをテストすることができるようになったものが
ある。例えば、図４（Ａ）はＣＰＵ２と２つの周辺回路
４ａ，４ｂを示したものであるが、ＣＰＵ２のアドレス
バスのうち下位アドレス０〜ｎ−１は外部端子８（０）
〜８（ｎ−１）を通して外部に取り出されるようにイン
ターフェイスをもっていが、上位アドレスｎ〜ｍについ
てはそのようなインターフェイスをもたず、外部に取り
出すことができない構成であるとする。上位アドレスｎ
〜ｍはデコーダ１０によって周辺回路４ａ，４ｂを選択
するチップセレクト信号に利用されているものとする。
各周辺回路４ａ，４ｂの信号の授受のために外部端子１
２ａ，１２ｂがそれぞれ割り当てられている。
構成要素として、ＣＰＵ、ＲＯＭ及び複数個の周辺回路
ブロックを備えている。そのようなＬＳＩの周辺回路の
ロジックをテストすることができるようになったものが
ある。例えば、図４（Ａ）はＣＰＵ２と２つの周辺回路
４ａ，４ｂを示したものであるが、ＣＰＵ２のアドレス
バスのうち下位アドレス０〜ｎ−１は外部端子８（０）
〜８（ｎ−１）を通して外部に取り出されるようにイン
ターフェイスをもっていが、上位アドレスｎ〜ｍについ
てはそのようなインターフェイスをもたず、外部に取り
出すことができない構成であるとする。上位アドレスｎ
〜ｍはデコーダ１０によって周辺回路４ａ，４ｂを選択
するチップセレクト信号に利用されているものとする。
各周辺回路４ａ，４ｂの信号の授受のために外部端子１
２ａ，１２ｂがそれぞれ割り当てられている。
【０００３】このような構成のＬＳＩで、例えば周辺回
路４ａのテストを行なおうとすると、外部から周辺回路
４ａの全アドレスを指定してテスト信号を送らなければ
ならない。下位アドレス０〜ｎ−１については端子８
（０）〜８（ｎ−１）を用いることができるが、上位ア
ドレスｎ〜ｍについては、図４（Ｂ）のようにテストを
行なわない周辺回路４ｂのための端子１２ｂを周辺回路
４ａのアドレスｎ〜ｍのために利用するというように、
ある周辺回路をテストするときには他の周辺回路の端子
を利用しなければならない。図４（Ｃ）は周辺回路４ｂ
をテストする場合のテストモードであり、この場合は周
辺回路４ｂの上位アドレスｎ〜ｍのために周辺回路４ａ
用の端子１２ａが利用される。その結果、テストモード
が複数種類必要となる。
路４ａのテストを行なおうとすると、外部から周辺回路
４ａの全アドレスを指定してテスト信号を送らなければ
ならない。下位アドレス０〜ｎ−１については端子８
（０）〜８（ｎ−１）を用いることができるが、上位ア
ドレスｎ〜ｍについては、図４（Ｂ）のようにテストを
行なわない周辺回路４ｂのための端子１２ｂを周辺回路
４ａのアドレスｎ〜ｍのために利用するというように、
ある周辺回路をテストするときには他の周辺回路の端子
を利用しなければならない。図４（Ｃ）は周辺回路４ｂ
をテストする場合のテストモードであり、この場合は周
辺回路４ｂの上位アドレスｎ〜ｍのために周辺回路４ａ
用の端子１２ａが利用される。その結果、テストモード
が複数種類必要となる。
【０００４】
【発明が解決しようとする課題】図４で示されるよう
に、アドレスバスの一部しか外部に取り出されていない
ＬＳＩにおいては、周辺回路のテストのために数種類の
テストモードが必要となり、操作が煩雑になる。本発明
は外部に出力されないアドレスバスがあるＬＳＩにおい
ても、テストモードが煩雑にならず、汎用的に使えるテ
スト方法と、テスト回路を提供することを目的とするも
のである。
に、アドレスバスの一部しか外部に取り出されていない
ＬＳＩにおいては、周辺回路のテストのために数種類の
テストモードが必要となり、操作が煩雑になる。本発明
は外部に出力されないアドレスバスがあるＬＳＩにおい
ても、テストモードが煩雑にならず、汎用的に使えるテ
スト方法と、テスト回路を提供することを目的とするも
のである。
【０００５】
【課題を解決するための手段】本発明のテスト方法で
は、ＲＯＭに格納された動作手続きに従って外部からデ
ータを取り込んでテストレジスタへ書込み、そのデータ
書込み後はＣＰＵのアドレスバス、データバス及びリー
ド／ライト制御信号を開放してＣＰＵの動作を停止さ
せ、外部とインターフェースをもたないアドレスバスの
アドレスをテストレジスタに書き込まれたデータに従っ
て固定し、外部とインターフェースをもつアドレスバス
を外部から制御し、リード／ライト制御信号も外部から
制御し、データバスも外部から制御して被テスト回路を
テストする。
は、ＲＯＭに格納された動作手続きに従って外部からデ
ータを取り込んでテストレジスタへ書込み、そのデータ
書込み後はＣＰＵのアドレスバス、データバス及びリー
ド／ライト制御信号を開放してＣＰＵの動作を停止さ
せ、外部とインターフェースをもたないアドレスバスの
アドレスをテストレジスタに書き込まれたデータに従っ
て固定し、外部とインターフェースをもつアドレスバス
を外部から制御し、リード／ライト制御信号も外部から
制御し、データバスも外部から制御して被テスト回路を
テストする。
【０００６】好ましい態様では、外部とインターフェー
スをもたないアドレスバスのアドレスが被テスト回路を
指定するセレクト信号に利用され、データバスへのデー
タの入出力がリード／ライト制御信号により制御され、
外部から入力されるクロックの分周比が前記テストレジ
スタの格納値に従って通常動作時とは異なる値に設定さ
れて被テスト回路に与えられる。
スをもたないアドレスバスのアドレスが被テスト回路を
指定するセレクト信号に利用され、データバスへのデー
タの入出力がリード／ライト制御信号により制御され、
外部から入力されるクロックの分周比が前記テストレジ
スタの格納値に従って通常動作時とは異なる値に設定さ
れて被テスト回路に与えられる。
【０００７】本発明のテスト回路は、テストモードでの
動作手続きプログラムを有するＲＯＭと、テスト条件を
格納するテストレジスタと、テストモードでは前記ＲＯ
Ｍに格納された動作手続きに従って外部からデータを取
り込んでテストレジスタへ書込み、そのデータ書込み後
はＣＰＵのアドレスバス、データバス及びリード／ライ
ト制御信号を開放してＣＰＵの動作を停止させ、外部と
インターフェースをもたないアドレスバスのアドレスを
テストレジスタに書き込まれたデータに従って固定し、
外部とインターフェースをもつアドレスバスを外部から
制御可能にし、リード／ライト制御信号も外部から制御
可能にし、データバスも外部から制御可能にするバスコ
ントローラとを備えている。
動作手続きプログラムを有するＲＯＭと、テスト条件を
格納するテストレジスタと、テストモードでは前記ＲＯ
Ｍに格納された動作手続きに従って外部からデータを取
り込んでテストレジスタへ書込み、そのデータ書込み後
はＣＰＵのアドレスバス、データバス及びリード／ライ
ト制御信号を開放してＣＰＵの動作を停止させ、外部と
インターフェースをもたないアドレスバスのアドレスを
テストレジスタに書き込まれたデータに従って固定し、
外部とインターフェースをもつアドレスバスを外部から
制御可能にし、リード／ライト制御信号も外部から制御
可能にし、データバスも外部から制御可能にするバスコ
ントローラとを備えている。
【０００８】
【実施例】図１は一実施例を表わす。図４と同一部分に
は同一記号を用いる。ＣＰＵ２のアドレスバスは下位ア
ドレス０〜ｎ−１のためのアドレスバス１４と上位アド
レスｎ〜ｍのためのアドレスバス１６とを有し、下位ア
ドレスバス１４は周辺回路４ａ，４ｂに接続されている
とともに、外部端子８（０）〜８（ｎ−１）と接続され
て外部に取り出されるようになっている。外部端子８
（０）〜８（ｎ−１）は通常動作時はアドレス出力端子
となるが、テストモード時は図のようにアドレス入力端
子として使用される。上位アドレスバス１６はバスコン
トローラ１８を経てデコーダ１０につながり、デコーダ
１０で周辺回路４ａ又は４ｂを選択するチップセレクト
信号にデコードされる。ＣＰＵのデータバス２０には通
常動作のプログラムだけでなくテストモードの動作プロ
グラムも格納しているＲＯＭ２２が接続され、また、テ
ストデータを書き込むテストレジスタ２４も接続されて
いる。バスコントローラ１８からＣＰＵ２に対しては、
ＣＰＵ２を動作可能にするバスイネーブル信号と、ＣＰ
Ｕ２の動作を停止させるウエイト信号が送られる。
は同一記号を用いる。ＣＰＵ２のアドレスバスは下位ア
ドレス０〜ｎ−１のためのアドレスバス１４と上位アド
レスｎ〜ｍのためのアドレスバス１６とを有し、下位ア
ドレスバス１４は周辺回路４ａ，４ｂに接続されている
とともに、外部端子８（０）〜８（ｎ−１）と接続され
て外部に取り出されるようになっている。外部端子８
（０）〜８（ｎ−１）は通常動作時はアドレス出力端子
となるが、テストモード時は図のようにアドレス入力端
子として使用される。上位アドレスバス１６はバスコン
トローラ１８を経てデコーダ１０につながり、デコーダ
１０で周辺回路４ａ又は４ｂを選択するチップセレクト
信号にデコードされる。ＣＰＵのデータバス２０には通
常動作のプログラムだけでなくテストモードの動作プロ
グラムも格納しているＲＯＭ２２が接続され、また、テ
ストデータを書き込むテストレジスタ２４も接続されて
いる。バスコントローラ１８からＣＰＵ２に対しては、
ＣＰＵ２を動作可能にするバスイネーブル信号と、ＣＰ
Ｕ２の動作を停止させるウエイト信号が送られる。
【０００９】次に、図１の実施例の動作について図２を
参照して説明する。通常動作（ノーマルモード）とテス
トモードとを切換える信号が外部から与えられる。リセ
ット解除後、ＣＰＵ２はまずノーマルモードかテストモ
ードかを選択するフラグを読む。読んだフラグのデータ
がノーマルモードを示しておれば通常の動作を行ない、
テストモードを示しておればＬＳＩ外部からデータを取
り込みテストレジスタ２４に書き込むというルーチンに
入る。テストレジスタ２４にデータが書き込まれると、
バスコントローラ１８がＣＰＵ２に対してウエイト信号
を与え、ＣＰＵ２とデータバス２０及びアドレスバス１
４，１６とを切り離し、ＣＰＵ２の動作を停止させる。
その後、バスコントローラ１８は上位アドレスｍ〜ｎを
テストレジスタ２４に書き込まれた値に従って固定し、
端子８（０）〜８（ｎ−１）につながる下位アドレスバ
ス１４やリード／ライト信号を入力モードにし、外部か
らリード／ライトの制御を可能にする。
参照して説明する。通常動作（ノーマルモード）とテス
トモードとを切換える信号が外部から与えられる。リセ
ット解除後、ＣＰＵ２はまずノーマルモードかテストモ
ードかを選択するフラグを読む。読んだフラグのデータ
がノーマルモードを示しておれば通常の動作を行ない、
テストモードを示しておればＬＳＩ外部からデータを取
り込みテストレジスタ２４に書き込むというルーチンに
入る。テストレジスタ２４にデータが書き込まれると、
バスコントローラ１８がＣＰＵ２に対してウエイト信号
を与え、ＣＰＵ２とデータバス２０及びアドレスバス１
４，１６とを切り離し、ＣＰＵ２の動作を停止させる。
その後、バスコントローラ１８は上位アドレスｍ〜ｎを
テストレジスタ２４に書き込まれた値に従って固定し、
端子８（０）〜８（ｎ−１）につながる下位アドレスバ
ス１４やリード／ライト信号を入力モードにし、外部か
らリード／ライトの制御を可能にする。
【００１０】図３は、テストモードに入り、テストレジ
スタ２４にデータが書き込まれた後の周辺回路４ａの状
態を示したものである。テスト用のデータ端子３０はリ
ード／ライト端子３２からの信号によって入出力が制御
される。クロック端子３４からは分周器３６を経てクロ
ックが周辺回路４ａに与えられる。通常動作のときは分
周器３６によって１／Ｋに分周されて与えられるが、テ
ストモードではテストレジスタ２４に分周比Ｋが設定さ
れ、その設定値に従って分周されたクロックが周辺回路
４ａに入力される。例えばＫ＝１に設定されていると、
テストモードでは外部から入力されたクロックが直接周
辺回路に入力されるようになる。上位アドレスｍ〜ｎは
テストレジスタ２４に外部から与えられて記憶されてい
る。テストモードに入ることによって上位アドレスｍ〜
ｎが固定され、アドレスｍ〜ｎをデコードするためにデ
コーダ３８が設けられており、デコーダ３８でデコード
して作られるチップセレクト信号ＣＳはアクティブ又は
アクティブでない状態に固定される。図３の場合は周辺
回路４ａに対してはチップセレクト信号ＣＳは常にアク
ティブな状態に設定されている。下位アドレス０〜ｎ−
１は外部から入力される。リード／ライト信号はノーマ
ルモードではＣＰＵ２から送られていたが、テストモー
ドでは外部から制御できる状態になり、テスト用のデー
タはこのリード／ライト信号により入出力モードの制御
が行なえるようになる。これで、周辺回路４ａの入出力
端子がＬＳＩの外部端子に割り当てられたことになる。
スタ２４にデータが書き込まれた後の周辺回路４ａの状
態を示したものである。テスト用のデータ端子３０はリ
ード／ライト端子３２からの信号によって入出力が制御
される。クロック端子３４からは分周器３６を経てクロ
ックが周辺回路４ａに与えられる。通常動作のときは分
周器３６によって１／Ｋに分周されて与えられるが、テ
ストモードではテストレジスタ２４に分周比Ｋが設定さ
れ、その設定値に従って分周されたクロックが周辺回路
４ａに入力される。例えばＫ＝１に設定されていると、
テストモードでは外部から入力されたクロックが直接周
辺回路に入力されるようになる。上位アドレスｍ〜ｎは
テストレジスタ２４に外部から与えられて記憶されてい
る。テストモードに入ることによって上位アドレスｍ〜
ｎが固定され、アドレスｍ〜ｎをデコードするためにデ
コーダ３８が設けられており、デコーダ３８でデコード
して作られるチップセレクト信号ＣＳはアクティブ又は
アクティブでない状態に固定される。図３の場合は周辺
回路４ａに対してはチップセレクト信号ＣＳは常にアク
ティブな状態に設定されている。下位アドレス０〜ｎ−
１は外部から入力される。リード／ライト信号はノーマ
ルモードではＣＰＵ２から送られていたが、テストモー
ドでは外部から制御できる状態になり、テスト用のデー
タはこのリード／ライト信号により入出力モードの制御
が行なえるようになる。これで、周辺回路４ａの入出力
端子がＬＳＩの外部端子に割り当てられたことになる。
【００１１】テストレジスタ２４の設定値を変えること
により他の周辺回路についても同様にテストが行なわれ
る。このように、周辺回路の入出力端子を他の周辺回路
をテストするときに上位アドレスｍ〜ｎに割当てずにす
み、周辺回路を設計したときに使用した検証用シミュレ
ーション用パターンをそのまま製造工程の検査用パター
ンとして使用することができる。
により他の周辺回路についても同様にテストが行なわれ
る。このように、周辺回路の入出力端子を他の周辺回路
をテストするときに上位アドレスｍ〜ｎに割当てずにす
み、周辺回路を設計したときに使用した検証用シミュレ
ーション用パターンをそのまま製造工程の検査用パター
ンとして使用することができる。
【００１２】
【発明の効果】本発明ではアドレスバスの一部のみしか
外部に取り出されていない１チップマイクロコンピュー
タなどのＬＳＩにおいても、取り出されていないアドレ
スバスのアドレスをデータとして一旦テストレジスタに
書き込み、テストモードでそのアドレスを使用すること
により、外部に取り出されていないアドレスバスのため
に他の端子を使用する必要がなくなり、テストモードが
簡単になる。そのため、例えばシステム設計者が、汎用
的な周辺回路、ＣＰＵ、ＲＯＭ、ＲＡＭ、ユーザロジッ
クを含むＬＳＩを設計する場合、汎用的な周辺回路をテ
ストするために特殊なテスト回路を設計するという必要
がなくなり、また周辺回路のみをテストするテストパタ
ーンを考える必要もなくなり、周辺回路の設計のときに
使用した検証用のシュミレーションパターンをそのまま
利用することができるようになって設計時間が短縮され
る。本発明のテスト方法はＲＯＭやＲＡＭをテストする
場合にも利用でき、ユーザロジックをテストする場合に
も利用できて、設計効率が高まる。
外部に取り出されていない１チップマイクロコンピュー
タなどのＬＳＩにおいても、取り出されていないアドレ
スバスのアドレスをデータとして一旦テストレジスタに
書き込み、テストモードでそのアドレスを使用すること
により、外部に取り出されていないアドレスバスのため
に他の端子を使用する必要がなくなり、テストモードが
簡単になる。そのため、例えばシステム設計者が、汎用
的な周辺回路、ＣＰＵ、ＲＯＭ、ＲＡＭ、ユーザロジッ
クを含むＬＳＩを設計する場合、汎用的な周辺回路をテ
ストするために特殊なテスト回路を設計するという必要
がなくなり、また周辺回路のみをテストするテストパタ
ーンを考える必要もなくなり、周辺回路の設計のときに
使用した検証用のシュミレーションパターンをそのまま
利用することができるようになって設計時間が短縮され
る。本発明のテスト方法はＲＯＭやＲＡＭをテストする
場合にも利用でき、ユーザロジックをテストする場合に
も利用できて、設計効率が高まる。
【図１】一実施例を示すブロック図である。
【図２】動作の一例を示すフローチャート図である。
【図３】テストモード時の１つの周辺回路のテスト状態
を示すブロック図である。
を示すブロック図である。
【図４】従来のＬＳＩを示すブロック図であり、（Ａ）
は通常動作モード、（Ｂ）と（Ｃ）はそれぞれ異なる周
辺回路をテストするテストモードを示している。
は通常動作モード、（Ｂ）と（Ｃ）はそれぞれ異なる周
辺回路をテストするテストモードを示している。
２ ＣＰＵ ４ａ，４ｂ 周辺回路 ８（０）〜８（ｎ−１） 下位アドレス用端子 １０ デコーダ １２ａ，１２ｂ 周辺回路の信号用端子 １４ 下位アドレス用アドレスバス １６ 上位アドレス用アドレスバス １８ バスコントローラ ２０ データバス ２２ ＲＯＭ ２４ テストレジスタ ３０ 分周器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (3)
- 【請求項１】 ＣＰＵのアドレスバスの一部のみが外部
とインターフェースを有する半導体集積回路装置におい
て、ＲＯＭにテストモードでの動作手続きのプログラム
を有し、テストモードでは前記ＲＯＭに格納された動作
手続きに従って外部からデータを取り込んでテストレジ
スタへ書込み、そのデータ書込み後はＣＰＵのアドレス
バス、データバス及びリード／ライト制御信号を開放し
てＣＰＵの動作を停止させ、外部とインターフェースを
もたないアドレスバスのアドレスを前記テストレジスタ
に書き込まれたデータに従って固定し、外部とインター
フェースをもつアドレスバスを外部から制御し、リード
／ライト制御信号も外部から制御し、データバスも外部
から制御して被テスト回路をテストするテスト方法。 - 【請求項２】 テストモードでは外部とインターフェー
スをもたないアドレスバスのアドレスが被テスト回路を
指定するセレクト信号に利用され、データバスへのデー
タの入出力がリード／ライト制御信号により制御され、
外部から入力されるクロックの分周比が前記テストレジ
スタの格納値に従って通常動作時とは異なる値に設定さ
れて被テスト回路に与えられる請求項１に記載のテスト
方法。 - 【請求項３】 ＣＰＵのアドレスバスの一部のみが外部
とインターフェースを有する半導体集積回路装置におい
て、テストモードでの動作手続きプログラムを有するＲ
ＯＭと、テスト条件を格納するテストレジスタと、テス
トモードでは前記ＲＯＭに格納された動作手続きに従っ
て外部からデータを取り込んでテストレジスタへ書込
み、そのデータ書込み後はＣＰＵのアドレスバス、デー
タバス及びリード／ライト制御信号を開放してＣＰＵの
動作を停止させ、外部とインターフェースをもたないア
ドレスバスのアドレスを前記テストレジスタに書き込ま
れたデータに従って固定し、外部とインターフェースを
もつアドレスバスを外部から制御可能にし、リード／ラ
イト制御信号も外部から制御可能にし、データバスも外
部から制御可能にするバスコントローラとを備えたテス
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359979A JPH05180903A (ja) | 1991-12-28 | 1991-12-28 | 半導体集積回路装置のテスト方法及びテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359979A JPH05180903A (ja) | 1991-12-28 | 1991-12-28 | 半導体集積回路装置のテスト方法及びテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05180903A true JPH05180903A (ja) | 1993-07-23 |
Family
ID=18467279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3359979A Pending JPH05180903A (ja) | 1991-12-28 | 1991-12-28 | 半導体集積回路装置のテスト方法及びテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05180903A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577979B1 (en) | 1999-04-26 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with IP test circuit |
| US6832348B2 (en) | 1999-12-07 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having self-diagnosis test function and test method thereof |
| US6834368B2 (en) | 2000-09-25 | 2004-12-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a test facilitation circuit for functional blocks intellectual properties and automatic insertion method of the same test facilitation circuit |
-
1991
- 1991-12-28 JP JP3359979A patent/JPH05180903A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577979B1 (en) | 1999-04-26 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with IP test circuit |
| US6832348B2 (en) | 1999-12-07 | 2004-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit having self-diagnosis test function and test method thereof |
| US6834368B2 (en) | 2000-09-25 | 2004-12-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a test facilitation circuit for functional blocks intellectual properties and automatic insertion method of the same test facilitation circuit |
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