JPS6041135A - マイクロプログラム方式プロセッサ - Google Patents
マイクロプログラム方式プロセッサInfo
- Publication number
- JPS6041135A JPS6041135A JP58149976A JP14997683A JPS6041135A JP S6041135 A JPS6041135 A JP S6041135A JP 58149976 A JP58149976 A JP 58149976A JP 14997683 A JP14997683 A JP 14997683A JP S6041135 A JPS6041135 A JP S6041135A
- Authority
- JP
- Japan
- Prior art keywords
- test
- rom
- instruction
- mode
- testing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプログラム方式マイクロプロセッサ
に係シ、！Ｆ！ｊｒｇテストを容易化するための回路に
関する。
に係シ、！Ｆ！ｊｒｇテストを容易化するための回路に
関する。
第１図は、マイクロプログラム方式プロセッサＬＳＩ
（大規模集積回路）１の基本構成を示しており、プロセ
ッサ内部回路２の動作は命令ＲＯＭ （ リードオンリ
ーメモリ）３から内部バス４を通じて入力する読み出し
内容により制御される。したがって、マイクロプログラ
ム方式プロセッサＬＳＩＪの利点としては、内蔵の命令
ＲＯＭ ３の内容を変えるだけで同一ハードウェアに全
く別の機能を持たせることができる。しかし、このこと
をプロセッサＬＳＩを製造する立場から見れば、同一ハ
ードウエア構成であっても命令ＲＯＭ ３の内容が変わ
れば、上記ＬＳＩの製造段階で良否判別テストを行なう
ために必要なＬＳＩテヌタのテヌトノログシムを作シ直
さなければならないということになり、テストプログラ
ムの作成に多大の時間と労力を要している現状からは１
つの欠点となる。
（大規模集積回路）１の基本構成を示しており、プロセ
ッサ内部回路２の動作は命令ＲＯＭ （ リードオンリ
ーメモリ）３から内部バス４を通じて入力する読み出し
内容により制御される。したがって、マイクロプログラ
ム方式プロセッサＬＳＩＪの利点としては、内蔵の命令
ＲＯＭ ３の内容を変えるだけで同一ハードウェアに全
く別の機能を持たせることができる。しかし、このこと
をプロセッサＬＳＩを製造する立場から見れば、同一ハ
ードウエア構成であっても命令ＲＯＭ ３の内容が変わ
れば、上記ＬＳＩの製造段階で良否判別テストを行なう
ために必要なＬＳＩテヌタのテヌトノログシムを作シ直
さなければならないということになり、テストプログラ
ムの作成に多大の時間と労力を要している現状からは１
つの欠点となる。
従来、上記欠点を解消する目的で、マイクログログシム
方式ノロセッサＬＳＩをその命令ＲＯＭの内容にかかわ
りなくテストするために、第２図に示すようにプロセッ
サＬＳＩ １０内にセレクタ回路１ノを付加し、これを
外部端子からのモード切換信号ＭＫよ逆制御して通常動
作モードとテストモードとのモード切換制御を行なって
いる。即ち、通常動作モードでは命令ＲＯＭ ３の出力
を選択し、テストモードでは外部端子からのテスト信号
ＴＥＳＴを選択し、この選択信号を内部パヌ１２を通じ
てプロセッサ内部回路２に入力している。
方式ノロセッサＬＳＩをその命令ＲＯＭの内容にかかわ
りなくテストするために、第２図に示すようにプロセッ
サＬＳＩ １０内にセレクタ回路１ノを付加し、これを
外部端子からのモード切換信号ＭＫよ逆制御して通常動
作モードとテストモードとのモード切換制御を行なって
いる。即ち、通常動作モードでは命令ＲＯＭ ３の出力
を選択し、テストモードでは外部端子からのテスト信号
ＴＥＳＴを選択し、この選択信号を内部パヌ１２を通じ
てプロセッサ内部回路２に入力している。
しかし、上記従来のプロセッサＬＳＩ Ｊ Ｏは、テス
ト信号入力用の外部端子群を必要とするのでそれだけコ
ストが高くなる。また、一般に命令ＲＯＭ ３の内容を
読み出してセレクタ回路１１で選択して出力するまでの
時間の方が、外部端子からのテスト信号入力がセレクタ
回路１１の出力として伝わるまでの時間よりも大きいの
で、テストモードではプロセッサ内部回路２の動作速度
に余裕があったとしても、通常動作モードでは動作速度
が不足になるかも知れないので、命令ＲＯＭ ２の読み
出し速度をチェックする必要がある。しかし、従来のプ
ロセッサＬＳＩ １０では、上記チェックは不可能であ
った。
ト信号入力用の外部端子群を必要とするのでそれだけコ
ストが高くなる。また、一般に命令ＲＯＭ ３の内容を
読み出してセレクタ回路１１で選択して出力するまでの
時間の方が、外部端子からのテスト信号入力がセレクタ
回路１１の出力として伝わるまでの時間よりも大きいの
で、テストモードではプロセッサ内部回路２の動作速度
に余裕があったとしても、通常動作モードでは動作速度
が不足になるかも知れないので、命令ＲＯＭ ２の読み
出し速度をチェックする必要がある。しかし、従来のプ
ロセッサＬＳＩ １０では、上記チェックは不可能であ
った。
本発明は上記の事情に鑑みてなされたもので、テスト信
号入力用の外部端子群を、省略でき、内蔵する命令ＲＯ
Ｍの読み出し速度まで含めたテストが可能となり、命令
ＲＯＭの内容にかかわりなく一定のテストプログラムで
テストが可能なマイクロ７０ログラムカ式プロセッサを
提供するものである。
号入力用の外部端子群を、省略でき、内蔵する命令ＲＯ
Ｍの読み出し速度まで含めたテストが可能となり、命令
ＲＯＭの内容にかかわりなく一定のテストプログラムで
テストが可能なマイクロ７０ログラムカ式プロセッサを
提供するものである。
Ｄｌｌ チ、本兄明のマイクロノログラム方式プロセッ
サは、愈常動作モードにおける命令セットを格納した命
令ＲＯＭのほかにテストモードにおけるテスト用命令セ
ットを格納したテｙ、ト用ＲＯＭを内蔵し、外部端子か
らのモード切換信号入力に応じて上記テヌト用Ｉ迫Ｍま
たは命令ＲＯＭを選択指定し、この指定により前記テス
ト用ＲＯＭ ’Ｅたけ命令ＲＯＭから読み出される内容
を共通の内部パヌを介してプロセッサ内部回路に入力す
るようにしてなるこ七を特徴とするものである。
サは、愈常動作モードにおける命令セットを格納した命
令ＲＯＭのほかにテストモードにおけるテスト用命令セ
ットを格納したテｙ、ト用ＲＯＭを内蔵し、外部端子か
らのモード切換信号入力に応じて上記テヌト用Ｉ迫Ｍま
たは命令ＲＯＭを選択指定し、この指定により前記テス
ト用ＲＯＭ ’Ｅたけ命令ＲＯＭから読み出される内容
を共通の内部パヌを介してプロセッサ内部回路に入力す
るようにしてなるこ七を特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第３図に示すマイクログログシム方式ノロセッサＬＳＩ
２０において、２ノはプロセッサ内部回路、２２は命
令ＲＯＭ、２３は上記命令ＲＯＭ ２２と同じ構造を有
するテスト用ＲＯＭであって一定のテスト用命令セット
が格納されている。そして、外部端子からのモード切換
信号Ｍ入力が通常動作モードであるかテストモードであ
るかによって命令ＲＯＭ ２２またはテスト用ＲＯＭ
２３が選択指定され、この指定されたＲＯＭの内容が上
記各ＲＯＭに共通の内部バー７−２４に読み出されたの
ち前記内部回路２１に入力するように々っている。なお
、テスト用ＲＯＭ ２３は命令ＲＯＭ ２２とたとえば
一体的に構成されている、この場合、テスト用ＲＯＭ
２３の記憶答都ＱＪプロセッサ内部回路２ノの全てを動
作させてテストするのに必要な命令セットを格納する分
たけあれはよく、通常は数十ワード分で済む。これに対
して、命令ＲＯＭ ２２の記憶容量は一般に数百ワード
分ある。したがって、テスト用）ζ０Ｍ２３の付加によ
るＲＯＭ容量の増加分はほぼ１／ｌＯ程度であり、これ
によるＬＳＩ ２０のテップザイズの増加や命令ＲＯＭ
２２の読み出し時ｊｈ」の増加への影響は殆んどない
。
２０において、２ノはプロセッサ内部回路、２２は命
令ＲＯＭ、２３は上記命令ＲＯＭ ２２と同じ構造を有
するテスト用ＲＯＭであって一定のテスト用命令セット
が格納されている。そして、外部端子からのモード切換
信号Ｍ入力が通常動作モードであるかテストモードであ
るかによって命令ＲＯＭ ２２またはテスト用ＲＯＭ
２３が選択指定され、この指定されたＲＯＭの内容が上
記各ＲＯＭに共通の内部バー７−２４に読み出されたの
ち前記内部回路２１に入力するように々っている。なお
、テスト用ＲＯＭ ２３は命令ＲＯＭ ２２とたとえば
一体的に構成されている、この場合、テスト用ＲＯＭ
２３の記憶答都ＱＪプロセッサ内部回路２ノの全てを動
作させてテストするのに必要な命令セットを格納する分
たけあれはよく、通常は数十ワード分で済む。これに対
して、命令ＲＯＭ ２２の記憶容量は一般に数百ワード
分ある。したがって、テスト用）ζ０Ｍ２３の付加によ
るＲＯＭ容量の増加分はほぼ１／ｌＯ程度であり、これ
によるＬＳＩ ２０のテップザイズの増加や命令ＲＯＭ
２２の読み出し時ｊｈ」の増加への影響は殆んどない
。
上記構成のマイクロプログラム方式プロセッサＬＳＩに
おいては、製造段階でのテスト時にモード切換信号入力
によってテストモードが指定されたときには、テスト用
ＲＯＭ ２３が指定され、その銃み出し内容により内部
回路２ノが制御されてテスト動作が行なわれる。これに
対して、モード切換信号入力によって通常動作モードが
指定されたときには、命令ＲＯＭ ２２が指定され、そ
の読み出し内容によシ内部回路２１が制御されて通常動
作が行彦われる。
おいては、製造段階でのテスト時にモード切換信号入力
によってテストモードが指定されたときには、テスト用
ＲＯＭ ２３が指定され、その銃み出し内容により内部
回路２ノが制御されてテスト動作が行なわれる。これに
対して、モード切換信号入力によって通常動作モードが
指定されたときには、命令ＲＯＭ ２２が指定され、そ
の読み出し内容によシ内部回路２１が制御されて通常動
作が行彦われる。
したがって、上記ＬＳＩによれは、テスト動作はテスト
用ＲＯＭ ２３の出力（ｒコよって制御されるため、命
令ＲＯＭ ２２の内容に変更があってもテスト用プログ
ラムを作り変える必要がない。換言すれば、それぞれの
命令ＲＯＭ ２２の内容が相異なるような・腹数種の）
０ロセツザＬＳＩＫ対しても同一のテスト用プログラム
でテストが可能である。しかも、従来必要としたテスト
信号入力用 ７の外部端子群を省略できるので、コスト
ダウンが可能と力る。址だ、命令ＲＯＭ ２２とテスト
用ＲＯＭ ２３とは一体として構成可能であり、テスト
モードでのテスト用ＲＯＭ ２３の読み出し時間は通常
動作モードでの命令ＲＯＭ ２２の読み出し時間と−」
じてちる。したがって、テストモードにおけるテスト用
ＲＯＭ ２３の読み出し時間まで含めた動作速度余裕の
測定によって、等制約に通常動作モードにおける命令Ｒ
ＯＭ ２２の読み出し速度まで含めた動作速度余裕をチ
ェックすることが可能になる。
用ＲＯＭ ２３の出力（ｒコよって制御されるため、命
令ＲＯＭ ２２の内容に変更があってもテスト用プログ
ラムを作り変える必要がない。換言すれば、それぞれの
命令ＲＯＭ ２２の内容が相異なるような・腹数種の）
０ロセツザＬＳＩＫ対しても同一のテスト用プログラム
でテストが可能である。しかも、従来必要としたテスト
信号入力用 ７の外部端子群を省略できるので、コスト
ダウンが可能と力る。址だ、命令ＲＯＭ ２２とテスト
用ＲＯＭ ２３とは一体として構成可能であり、テスト
モードでのテスト用ＲＯＭ ２３の読み出し時間は通常
動作モードでの命令ＲＯＭ ２２の読み出し時間と−」
じてちる。したがって、テストモードにおけるテスト用
ＲＯＭ ２３の読み出し時間まで含めた動作速度余裕の
測定によって、等制約に通常動作モードにおける命令Ｒ
ＯＭ ２２の読み出し速度まで含めた動作速度余裕をチ
ェックすることが可能になる。
上述したように本発明のマイクロプログラム方式プロセ
ッサによれは、テヌ）・信号入力用の外部端子群を省略
できるのでコストダウンが可能になり、命令ＲＯＭの読
み出し速度まで含めたテストが可能になり、しかも命令
ＲＯＭの内容にかかわりなく一定のテストプログラムで
テストが可能である寺の利点がある。
ッサによれは、テヌ）・信号入力用の外部端子群を省略
できるのでコストダウンが可能になり、命令ＲＯＭの読
み出し速度まで含めたテストが可能になり、しかも命令
ＲＯＭの内容にかかわりなく一定のテストプログラムで
テストが可能である寺の利点がある。
第１図はマイクロノログラム方式プロセッサＬＳＩの基
本構成を示す図、第２図は従来のノロセッサＬＳＩを示
す構成説明図、第３図は本発明に係るマイクロゾログラ
ム方式プロセッサの一実施例を示す構成説明図である。 ２０・・・プロセッサＬＳＩ、２１・・・プロセッサ内
部回路、２２・・・命令ＲＯＭ、２３・・・テスト用Ｒ
ＯＭ 。 ２４・・・内部パス。
本構成を示す図、第２図は従来のノロセッサＬＳＩを示
す構成説明図、第３図は本発明に係るマイクロゾログラ
ム方式プロセッサの一実施例を示す構成説明図である。 ２０・・・プロセッサＬＳＩ、２１・・・プロセッサ内
部回路、２２・・・命令ＲＯＭ、２３・・・テスト用Ｒ
ＯＭ 。 ２４・・・内部パス。
Claims (2)
- （１）通常動作モードにおける命令セットを格納した命
令ＲＯＭのほかにテストモードにおけるテスト用命令セ
ットを格納したテスト用ＲＯＭを内蔵し、外部端子から
のモード切換信号入力に応じて上記テスト用ＲＯＭまた
は命令ＲＯＭを選択指定し、この指定により前記、テス
ト用ＲＯＭ ’ｌ’たは命令ＲＯＭから読み出される内
容を共通の内部バスを介してプロセッサ内部回路に入力
するようにしてなることを特徴とするマイクロプログラ
ム方式プロセッサ。 - （２） 前記命令ＲＯＭとテスト用ＲＯＭとは一体的に
構成されてなることを特徴とする特許 の範囲第１項記載のマイクロプログラム方式プロセッサ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149976A JPS6041135A (ja) | 1983-08-17 | 1983-08-17 | マイクロプログラム方式プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149976A JPS6041135A (ja) | 1983-08-17 | 1983-08-17 | マイクロプログラム方式プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041135A true JPS6041135A (ja) | 1985-03-04 |
Family
ID=15486740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149976A Pending JPS6041135A (ja) | 1983-08-17 | 1983-08-17 | マイクロプログラム方式プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041135A (ja) |
-
1983
- 1983-08-17 JP JP58149976A patent/JPS6041135A/ja active Pending
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