JPH0618633A - 大規模集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 シリアルバス機能及びバウンダリスキャン機
能を内蔵するＬＳＩにおいて、これ等両機能内蔵に伴う
端子数の増加を最小限にする。 【構成】 バウンダリスキャンブロック２のテストモー
ドセレクト端子ＴＭＳとシリアルバスブロック３のバス
ビジー端子ＳＩＢとをピン６で共用する。ブロック２の
テストデータ端子ＴＤＩとブロック３のシリアルデータ
端子ＳＩＤとをピン７で共用し、ブロック２のテストク
ロック端子ＴＣＫとブロック３のクロック端子ＳＩＫと
をピン８で共用する。 【効果】 バウンダリスキャンブロックに４個の端子，
シリアルバスブロックに３個の端子が夫々必要なところ
を、４個の端子の増加で両機能を内蔵できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は大規模集積回路装置に関
し、特に外部からシリアルバスを介して内部機能の設
定，変更を行うシリアルバス機能と、回路基板上に実装
後の結線チェック等を行うバウンダリスキャン機能とを
内蔵したＬＳＩに関する。

【０００２】

【従来の技術】ＬＳＩの内部機能を外部から設定変更す
る必要がある場合には、特開平１−２０５６４７号公報
に示される様なシリアルバス機能により、内部係数の設
定値等を変更する方法がある。例えば、制御用ＬＳＩで
は、内部の乗算器の係数を外部から設定したり、遅延量
を変更してＬＳＩを組込んだ回路システムの機能を変更
する必要があり、この様な場合に、前述のシリアルバス
機能が用いられることになる。

【０００３】また、ＩＥＥＥ１１４９．１の規定にて標
準化されているバウンダリスキャン機能を内蔵したＬＳ
Ｉがある。このＬＳＩでは、回路基板上に組込まれた後
のハンダ不良，パターン切れ，ＬＳＩ自身の機能等を、
このバウンダリスキャン機能によってチェックして不良
箇所の特定が可能となっている。

【０００４】図７はシリアルバス機能を有するＬＳＩの
概略ブロック図である。シリアルパラレル変換器１０１
は外部から入力される内部係数としてのシリアルデータ
（ＳＩＤ）１０９をパラレルデータ１１０に変換する。
このパラレルデータ１１０は複数のレジスタ１０６，１
０７の入力となっており、レジスタ選択器１０５は当該
パラレルデータ１１０をどのレジスタへ格納するかを定
めるための選択制御信号１１６，１１７を発生する。レ
ジスタ１０６，１０７の１つに格納されたデータ（内部
係数）１１８がＬＳＩ機能ブロック１へ設定される。

【０００５】アドレスデコーダ１０２は、パラレルデー
タ１１０がメインアドレス信号のときにそのメインアド
レスがこのＬＳＩ自身のアドレスであるかどうかを判断
する。このＬＳＩ自身のアドレスであれば、一致信号１
１１をアクティブとして状態制御器１０３へ出力する。
この状態制御器１０３はこの一致信号１１１とバスビジ
ー信号（ＳＩＢ）１１２とクロック信号（ＳＩＫ）１１
３とを入力とし、一致信号１１１及びバスビジー信号１
１２が共にアクティブのときに、クロック信号１１３に
同期してレジスタ選択器１０５をイネーブル化するイネ
ーブル信号１１５を生成する。

【０００６】サブアドレスデコーダ１０４は、パラレル
データ１１０がサブアドレス信号のときに、このサブア
ドレスをチェックして複数のレジスタ１０６，１０７の
一つを選択するための選択信号１１４を生成してレジス
タ選択器１０５へ出力する。このレジスタ選択器１０５
は、選択信号１１４とイネーブル信号１１５とにより、
前述の選択制御信号１１６，１１７を生成する。

【０００７】このシリアルバス機能の動作タイムチャー
トを図８に示す。尚、図中の破線の上部の各信号の右端
は下部の対応信号の左端に夫々続くものとする。

【０００８】先ず、バスビジー信号１１２がローレベル
になるとこのシリアルバス機能の動作が開始される。ク
ロック信号１１３に同期したシリアルデータ１０９は、
シリアルパラレル変換器１０１にてパラレル信号１１０
に変換される。図８に示したメインアドレスＡ７〜Ａ０
のパラレル信号１１０は、アドレスデコーダ１０２にて
このＬＳＩ自身のアドレスか否かが判断される。このＬ
ＳＩ自身のアドレスであると一致信号１１１がアクティ
ブとなり、状態制御器１０３はメインアドレスＡ７〜Ａ
０に続くデータ１０９上の入力信号を自分自身のデータ
であると認識し、レジスタ選択器１０５をイネーブルと
するためのイネーブル信号１１５をアクティブとする。

【０００９】サブアドレスデコーダ１０４では、データ
１０９上の入力信号として続いて供給されてくるサブア
ドレス等の信号｛図８のＲ／Ｗ（入出力の方向を示
す），Ｃ０〜Ｃ１（チップセレクト），Ｓ４〜Ｓ０（サ
ブアドレス）｝のチェックが行われ、レジスタ１０６，
１０７の１つを選択する選択信号１１４が生成される。
このサブアドレスで指定された信号を基に、レジスタ選
択器１０５はレジスタ選択用の選択制御信号１１６，１
１７を生成する。このとき選択されたレジスタに、デー
タ１０９上のシリアルデータＤ７〜Ｄ０がパラレル変換
されて格納され、ＬＳＩ機能ブロック１の動作が指定信
号１１８によって指定されるようになっている。

【００１０】このシリアルバス機能の実現のためには、
図７に示す如く、データ入力１０９，バスビジー入力１
１２及びクロック入力１１３の少くとも３つの端子が必
要である。

【００１１】次に、バウンダリスキャン機能を有するＬ
ＳＩの概略ブロック図を図９に示す。ＴＡＰコントロー
ラ２０１は、テストクロック信号２１４に同期して変化
するテストモードセレクト信号（ＴＭＳ）２１３の変化
態様に応じて、バウンダリスキャン機能を制御するため
の各種信号２１５，２１６，２２４，２２５を生成す
る。

【００１２】テストデータ（ＴＤＩ）２１２はシリアル
データとして入力され、ＴＡＰコントローラ２０１で指
定される動作条件に基づいて以下の３つのパスを介して
テストデータ出力（ＴＤＯ）２２７として出力される。
第１のパスは、ＬＳＩ機能ブロック１と信号入出力との
間に設けられている入出力セル２０７，２０８を通り、
シリアルライン２１９，２２２，２２６を経てテストデ
ータ出力２２７から出力されるパスである。第２のパス
は、バイパス器２０５を通り、シリアルライン２２０，
２２２，２２６を経てテストデータ出力２２７から出力
されるパスである。第３のパスは、命令レジスタ２０２
を通り、シリアルライン２２３，２２６を経てテストデ
ータ出力２２７から出力されるパスである。

【００１３】マルチプレクサ２０９，２１０はこれ等３
つのパスを制御信号２２１，２２４により選択するもの
であり、バッファ２１１は制御信号２２５に応じてマル
チプレクサ２１０の出力２２６をテストデータ出力２２
７へ導出するものである。

【００１４】尚、命令デコーダ２０３は命令レジスタ２
０２からの命令２１７をデコードしてバウンダリレジス
タ部２０４への制御信号２１８及びマルチプレクサ２０
９への制御信号２２１を生成する。抵抗２２８及び２２
９はテストデータ入力２１２及びテストモードセレクト
信号２１３をプルアップするものである。

【００１５】バウンダリスキャン機能の動作タイムチャ
ートを図１０に示す。本図においても、破線の上部の各
信号の右端は下部の対応信号の左端に夫々続くものとす
る。

【００１６】テストデータ入力２１２のデータＩＲは命
令レジスタ２０２に、クロック信号２１４に同期しつつ
取込まれる。このとき、ＴＡＰコントローラ２０１は命
令レジスタ制御信号２１６を生成して命令レジスタ２０
２にデータＩＲで設定される命令を取込むよう制御す
る。命令レジスタ２０２に取込まれた命令２１７が命令
デコーダ２０３へ出力され、命令デコーダ２０３はＴＡ
Ｐコントローラ２０１からのタイミング信号２１５に従
ってバウンダリレジスタ部２０４に制御信号２１８を出
力する。

【００１７】命令完了後に、テストデータ入力２１２上
のデータＤＲを入力セル２０７，出力セル２０８に順次
シフトする。このとき入出力セル２０７，２０８の出力
端子に指定データを出力させ、その出力端子に接続され
ている入力端子のレベルを読取る等の動作を繰返し行
う。これにより、回路基板上のハンダ不良，パターン切
れ等のチェックが行われる。

【００１８】マルチブレクサ２０９及び２１０は夫々の
入力を、命令デコーダ２０３やＴＡＰコントローラ２０
１の出力である選択信号２２１及び２２４にて選択し、
バッファ２１１はＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐ
ｏｒｔ）コントローラ２０１のイネーブル信号２２５に
よりテストデータ出力２２７をアクティブにするか否か
を決定する。

【００１９】このバウンダリスキャン機能で重要な機能
は、入出力セル２０７，２０８のそれであり、ＬＳＩの
機能ブロック１とその入出力ピンとの間に設けられて、
出力データを制御したり入力データをサンプリングした
りする機能を有し、回路基板上のハンダ不良やパターン
切れ等を検出することである。

【００２０】このバウンダリスキャン機能を実現するに
も、テストデータ入力２１２，テストモードセレクト信
号２１３，テストクロック信号２１４及びテストデータ
出力２２７の少くとも４つの端子が必要となる。更に、
図９に示していないが、テストリセット端子を使用する
場合もある。

【００２１】

【発明が解決しようとする課題】以上説明した２つの機
能は共に有用でかつ独立したものであり、今後はこの様
な２つの機能を内蔵するＬＳＩが増加するものと考えら
れる。ところが、シリアルバス機能を内蔵したＬＳＩで
は、少くとも３個の端子の追加が必要になり、バウンダ
リスキャン機能を内蔵したＬＳＩでは、少くとも４個、
場合によっては５個の端子追加が必要になる。

【００２２】更に、両機能を内蔵させると、少くとも７
個、場合によっては８個の端子追加となる。そのため
に、ＬＳＩパッケージが大きくなり、また、これ等端子
追加のために他の有用な端子の削除を余儀なくされるこ
ともある。また、追加端子に対応したパターン配線が回
路基板上に必要となり、そのレイアウト設計を困難にす
る欠点もある。

【００２３】本発明の目的は、シリアルバス機能ブロッ
ク及びバウンダリスキャン機能ブロック内蔵に伴う端子
数の増加を抑制した大規模集積回路装置を提供すること
である。

【００２４】

【課題を解決するための手段】本発明によれば、本来の
回路機能を有する集積回路機能ブロックと、クロック信
号が与えられるクロック端子，動作指定信号であるシリ
アルバスビジー信号が与えられるバスビジー端子及びシ
リアルデータが与えられるシリアルデータ端子を有し、
前記集積回路機能ブロックの内部機能の設定変更を行う
シリアルバス機能ブロックと、クロック信号が与えられ
るクロック端子，動作指定信号であるテストモードセレ
クト信号が与えられるテストモードセレクト端子及びテ
ストデータが与えられるテストデータ端子を有し、前記
集積回路機能ブロックの回路基板実装後の結線チェック
を行うバウンダリスキャン機能ブロックと、を含む集積
回路装置であって、前記シリアルバス機能ブロック及び
バウンダリスキャン機能ブロックの両クロック端子の
組、前記バスビジー端子と前記テストモードセレクト端
子との組及び前記シリアルデータ端子と前記テストデー
タ端子との組の少なくとも１組を共用化してなることを
特徴とする。

【００２５】

【実施例】以下に図面を参照して本発明の実施例を詳細
に説明する。

【００２６】図１は本発明の第一の実施例のブロック図
であり、ＬＳＩ本来の回路機能を有するＬＳＩ機能ブロ
ック１と、バウンダリスキャンブロック２と、シリアル
バスブロック３とがあり、これ等３つのブロックが集積
化されている。ＬＳＩ機能ブロック１には、入力信号４
と出力信号５とが設けられている。

【００２７】バウンダリスキャンブロック２は図９に示
した構成と同一であり、先述した如く、ＩＥＥＥ１１４
９．１の規定にて標準化されたバウンダリスキャン機能
を有し、回路基板上に組込まれた後のハンダ不良，パタ
ーン切れ，誤実装をチェックして不良箇所の特定を行う
もので、ＬＳＩ機能ブロック１内の入出力セルへの出力
であるセル出力信号１２と入出力セルからの入力である
セル入力信号１３とを介して入出力セルの制御を行う。

【００２８】また、シリアルバスブロック３は、図７の
構成の他に図３に示すＤ−ＦＦ（Ｄタイプフリップフロ
ップ）１１９とインバータ１２０，１２１とが付加され
ており、先述した如く、制御信号１４を介してＬＳＩ機
能ブロック１内の演算器の係数や、フィルタ係数等を設
定変更したりする機能を有する。

【００２９】本発明では、両ブロック２，３のクロック
系信号であるクロック信号が与えられるクロック端子８
（図７のクロック端子１１３と図９のテストクロック端
子２１４）を共用し、また両ブロック２，３のデータ系
信号であるデータ信号が与えられるデータ端子７（図７
のシリアルデータ端子１０９と図９のテストデータ入力
端子２１２）を共用する。更に、両ブロック２，３の動
作指定系信号である制御信号が与えられる制御端子６
（図７のバスビジー端子１１２と図９のテストモードセ
レクト端子２１３）を共用する。

【００３０】制御端子６はプルアップ抵抗３１によりプ
ルアップされてオアゲート３３を介してバウンダリスキ
ャンブロック２のテストモードセレクト端子１０（図９
のＴＭＳ２１３に相当）となると共に、シリアルバスブ
ロック３のバスビジー端子（図７のＳＩＢ１１２に相
当）へ直接接続されている。データ端子７はプルアップ
抵抗３２によりプルアップされてバウンダリスキャンブ
ロック２のテストデータ入力端子（図９のＴＤＩ２１２
に相当）となると共に、シリアルバスブロック３のシリ
アルデータ端子（図７のＳＩＤ１０９に相当）となる。
クロック端子８はバウンダリスキャンブロック２のテス
トクロック端子（図９のＴＣＫ２１４に相当）となり、
またシリアルバスブロック３のクロック端子（図７のＳ
ＩＫ１１３に相当）となる。

【００３１】シリアルバスブロック３からは、バウンダ
リスキャンブロックイネーブル制御信号９が生成されて
おり、オアゲート３３の一入力となっている。また、バ
ウンダリスキャンブロック２からは、シリアルバスブロ
ックフリーズ信号１５が生成されており、シリアルバス
ブロック３へ入力されている。このシリアルバスブロッ
クフリーズ信号１５は図２に示すＴＡＰ（Ｔｅｓｔ Ａ
ｃｃｅｓｓ Ｐｏｒｔ）コントローラ２０１（図９に示
すＴＡＰコントローラ２０１と同一）から生成される制
御信号群２１６の一つであるリセット信号１５が用いら
れる。

【００３２】このＴＡＰコントローラ２０１の制御信号
群２１６の内容は、ＩＥＥＥ１１４９．１で規定されて
おり、図２に示す様になっている。そのうちのリセット
信号１５は、テストモードセレクト信号（ＴＭＳ）６
（２１３）が、テストクロックＴＣＫ８（２１４）の５
個分に相当する期間ハイレベルにあるときに、リセット
信号１５をハイレベルからローレベルに変化させ、バウ
ンダリスキャンブロック２をイネーブル状態からリセッ
ト状態に変化されるもので、このリセット信号をシリア
ルバスブロックフリーズ（ＳＢフリーズ）信号１５とし
て用いている。

【００３３】図３はシリアルバスブロック３における図
７に対する追加部分の回路ブロックを示している。バウ
ンダリスキャンブロック２からのＳＢフリーズ信号１５
はインバータ１２０を介してアドレスデコーダ１０２の
デコード禁止信号となると共に、Ｄ−ＦＦ１１９のデー
タ入力ともなる。アドレスデコーダ１０２はシリアル／
パラレル変換器１０１のパラレルアドレス１１０の特定
アドレスである例えば（０００００００００）を検出す
ると、デコード出力１２２をハイレベルとし、インバー
タ１２１を介してＤ−ＦＦ１１９のリセット入力として
供給する。このＤ−ＦＦ１１９のＱ出力がバウンダリス
キャンブロックイネーブル制御信号９（ＢＳ制御信号）
として、図１のオアゲート３３の入力となるのである。
尚、Ｄ−ＦＦ１１９のクロック入力にはクロック２１４
（８）が印加されている。

【００３４】図４は図１〜図３の回路の動作を示すタイ
ムチャートである。電源オン後、クロック端子８にクロ
ックが印加され、データ端子７及び制御端子６が共にハ
イレベルに制御される。この制御端子６のハイレベルの
期間がクロック５個分になると、バウンダリスキャンブ
ロック２内のＴＡＰコントローラ２０１のリセット信号
１５がローレベルとなりバウンダリスキャンブロック２
はこの時点でリセットされディスイネーブルとなる。こ
のリセット信号はＳＢフリーズ信号１５であるので、図
３のインバータ１２０を介してアドレスデコーダ１０２
がイネーブルとされると共に、Ｄ−ＦＦ１１９のデータ
入力がハイレベルとなり、そのＱ出力９にハイレベルが
出力され、バウンダリスキャンブロックイネーブル制御
信号（ＢＳ制御信号）９がハイレベルとなり、以降テス
トモードセレクト信号６の変化はオアゲート３３により
バウンダリスキャンブロック２へ伝達されない。

【００３５】すなわち、パワーオン時からクロック信号
の５個相当期間後は、バウンダリスキャンブロック２は
リセットされてディスイネーブル状態にあり、シリアル
バスブロック３はイネーブル状態にある。この状態が図
４の時刻ｔ０で示されている。

【００３６】この状態で、データ端子７のデータ信号が
（０００００００００）になると、イネーブル状態のア
ドレスデコーダ１０２はこれを検出してデコード出力１
２２をハイレベルとし、Ｄ−ＦＦ１１９をリセットす
る。これにより、バウンダリスキャンブロックイネーブ
ル制御信号（ＢＳ制御信号）９がローレベルになり（時
刻ｔ１）、オアゲート３３を介してテストモードセレク
ト信号（ＴＭＳ）６がバウンダリスキャンブロック２へ
入力可能状態となる。同時に、ＴＡＰコントローラ２０
１（図２）はこのテストモードセレクト信号（１０）の
ローレベルをテストクロックＴＣＫ８の立上りでサンプ
ルすると（時刻ｔ２）、リセット信号１５をローレベル
からハイレベルへ変化させて、バウンダリスキャンブロ
ック２をイネーブルとすると共に、シリアルバスブロッ
ク３をフリーズ（ディスイネーブル）とするのである。

【００３７】よって、この時刻ｔ２以降、バウンダリス
キャンブロック２はテストモードセレクト（ＴＭＳ）６
の入力に従って動作を開始し、テストデータ入力（ＴＤ
Ｉ）７からテストデータを印加したり、データをテスト
データ出力（ＴＤＯ）１１から導出したりすることがで
き、バウンダリスキャンブロック２の機能が実行され
る。

【００３８】次に、テストモードセレクト信号６（１
０）がハイレベルを少くとも５個のクロック期間継続す
ると、ＴＡＰコントローラ２０１のリセット信号１５は
ハイレベルからローレベルに変化し（時刻ｔ３）、バウ
ンダリスキャンブロック２はリセットされてディスイネ
ーブル状態となる。このリセット信号はＳＢフリーズ信
号１５でもあるので、図３のインバータ１２０を介して
アドレスデコーダ１０２がイネーブルとされると共に、
Ｄ−ＦＦ１１９のデータ入力がハイレベルとなり、その
Ｑ出力９がハイレベルとなる。よってバウンダリスキャ
ンイネーブル制御信号（ＢＳ制御信号）９がハイレベル
に変化し（時刻ｔ４）、以降テストモードセレクト信号
６の変化はオアゲート３３によりバウンダリスキャンブ
ロック２へ伝達されない。

【００３９】すなわち、時刻ｔ４以降は、バウンダリス
キャンブロック２はリセットされてディスイネーブル状
態になり、シリアルバスブロック３はイネーブル状態に
なって、シルアルバス機能が実行可能となる。

【００４０】図５は本発明の実施例を応用した回路例を
示しており、図１のＬＳＩ回路を２個（１８Ａ，１８Ｂ
として示す）コントローラ１９によりコントロールする
場合の例である。図１と同等信号は同一符号により示し
ている。

【００４１】図において、シリアルバス／バウンダリス
キャンコントローラ１９はテストデータ出力（ＴＤＯ）
２４，シリアルデータ（ＳＩＤ）２３を発生して２入力
アンドゲート３５Ａの２入力とすると共に、シリアルデ
ータ（ＳＩＤ）２を２入力アンドゲート３５Ｂの一入力
とする。アンドゲート３５Ａ，３５Ｂの各出力７Ａ，７
ＢがＬＳＩ１８Ａ，１８Ｂの各データ端子ＳＩＤ（ＴＤ
Ｉ）へ接続される。また、コントローラ１９はバスビジ
ー信号（ＳＩＢ）／テストモードセレクト信号（ＴＭ
Ｓ）を生成してＬＳＩ１８Ａ，１８Ｂの各制御端子６
Ａ，６Ｂへ印加する。コントローラ１９はクロック（Ｓ
ＩＫ）／テストクロック（ＴＣＫ）を生成し、ＬＳＩ１
８Ａ，１８Ｂの各クロック端子８Ａ，８Ｂへ印加する。

【００４２】ＬＳＩ１８Ａのテストデータ出力（ＴＤ
Ｏ）１１Ａは２入力アンドゲート３５Ｂの他入力とな
り、ＬＳＩ１８Ｂのテストデータ出力（ＴＤＯ）１１Ｂ
はコントローラ１９のテストデータ入力（ＴＤＩ）とな
っている。尚、３４Ａ，３４Ｂ，３６はプルアップ抵抗
である。

【００４３】電源オン時には、コントローラ１９はテス
トモードセレクト信号（バスビジー信号）６Ａ，６Ｂを
ハイレベルとし、クロック８Ａ，８Ｂの５個相当分当該
ハイレベルが連続すると、ＬＳＩ１８Ａ，１８Ｂの内部
のバウンダリスキャンブロック（２）はその機能がリセ
ットされてディスイネーブル状態となり、シリアルバス
ブロック３はイネーブル状態となる。この状態で、シリ
アルバス制御を行うことができるが、このときすべての
テストデータ出力（ＴＤＯ）２４，１１Ａ，１１Ｂはプ
ルアップ抵抗３４Ａ，３４Ｂ，３６によりハイレベルに
なっている。

【００４４】この状態において、コントローラ１９はシ
リアルデータ（ＳＩＤ）２３を生成してアンドゲート３
５Ａ，３５Ｂを介して各ＬＳＩ１８Ａ，１８Ｂの各デー
タ端子７Ａ，７Ｂへ供給したり、またメインアドレスに
（０００００００００）を出力してバウンダリスキャン
ブロック（２）をイネーブル化すると共にシリアルブロ
ック（３）をディスイネーブル化することで、バウンダ
リスキャン機能を実行することもできる。

【００４５】図６は本発明の第２の実施例のブロック図
であり、図１と同等部分は同一符号にて示している。本
例では、図１のバウンダリスキャンブロックイネーブル
制御（ＢＳ制御）信号９及びシリアルバスブロックフリ
ーズ（ＳＢフリーズ）信号１５を削除し、その代りに外
部よりのセレクト信号１６を追加してこのセレクト信号
１６をインバータ３７を介してオアゲート３３の一入力
とすると共に、このセレクト信号１６とシリアルバスビ
ジー（ＳＩＢ）信号６とをオアゲート３８の２入力と
し、このオアゲートの出力１７をシリアルバスブロック
３のシリアルバスビジー（ＳＩＢ）信号とする。

【００４６】先ず、セレクト信号１６がローレベルのと
き、インバータ３７とオアゲート３３の作用により、バ
ウンダリスキャンブロック２へのテストモードセレクト
入力１０は常にハイレベルにあるので、バウンダリスキ
ャンブロック２はリセット状態でディスイネーブルとさ
れている。バスビジー信号６はオアゲート３８を介して
信号１７としてシリアルバスブロック３へ入力されるの
で、シリアルブロック３は動作を開始する。

【００４７】一方、セレクト信号１６がハイレベルにな
ると、バスビジー信号６はオアゲート３８によりハイレ
ベルになり、シリアルバスブロック３へのバスビジー信
号１７がハイレベルとなりその機能は停止する。このと
き、オアゲート３３の出力１０にはテストモードセレク
ト（ＴＭＳ）信号６が導出され、バウンダリスキャンブ
ロック２が動作を開始するのである。

【００４８】この第二の実施例では、セレクト端子１６
が増加するが、シリアルバスブロック３内の設計変更
（図３の回路を追加すること）は必要なくなる。

【００４９】上記第一及び第二の実施例においては、ク
ロック端子のみを共有化する構成や、バスビジーとテス
トモードセレクトの制御端子のみを共有化する構成や、
またデータ端子のみを共用化する構成としても良く、要
は、これ等３組の端子を少くとも１組共用化することが
できる。

【００５０】

【発明の効果】以上述べた如く、本発明によれば、シリ
アルバス機能とバウンダリスキャン機能とで必要となる
端子を共用化するようにしているので、ＬＳＩ自身が有
する本来の機能用の端子に対して端子数の増加を最小限
とすることができ、ＬＳＩパッケージが大きくなること
を抑止できる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の一実施例に用いられるバウンダリスキ
ャン機能ブロックにおけるＴＡＰコントローラ２０１の
入出力信号を示す図である。

【図３】本発明の一実施例に用いられるシリアルバス機
能ブロックにおける一部具体例を示す回路図である。

【図４】本発明の実施例の動作を示すタイムチャートで
ある。

【図５】本発明の実施例を応用した応用例を示すブロッ
ク図である。

【図６】本発明の他の実施例のブロック図である。

【図７】シリアルバス機能の構成を示す図である。

【図８】図７のブロックの動作を示すタイムチャートで
ある。

【図９】バウンダリスキャン機能ブロックの構成を示す
図である。

【図１０】図９のブロックの動作を示すタイムチャート
である。

【符号の説明】

１ ＬＳＩ機能ブロック ２ バウンダリスキャンブロック ３ シリアルバスブロック ６ 動作指定系信号が与えられる制御端子 ７ データ系信号が与えられるデータ端子 ８ クロック系信号が与えられるクロック端子 ９ バウンダリスキャンブロックイネーブル制御信号 １０ テストモードセレクト信号 １１ テストデータ出力端子 １２ セル出力信号 １３ セル入力信号 １４ 制御信号 １５ シリアルバスブロック（ＳＢ）フリーズ信号 ３１，３２ プルアップ抵抗 ３３，３８ オアゲート ３７，１２０，１２１ インバータ １０１ シリアル／パラレル変換器 １０２ アドレスデコーダ １１９ ＤＦＦ １３０ 状態制御器

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｆ 8427−4Ｍ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 本来の回路機能を有する集積回路機能ブ
   ロックと、 クロック信号が与えられるクロック端子，動作指定信号
   であるシリアルバスビジー信号が与えられるバスビジー
   端子及びシリアルデータが与えられるシリアルデータ端
   子を有し、前記集積回路機能ブロックの内部機能の設定
   変更を行うシリアルバス機能ブロックと、 クロック信号が与えられるクロック端子，動作指定信号
   であるテストモードセレクト信号が与えられるテストモ
   ードセレクト端子及びテストデータが与えられるテスト
   データ端子を有し、前記集積回路機能ブロックの回路基
   板実装後の結線チェックを行うバウンダリスキャン機能
   ブロックと、 を含む集積回路装置であって、 前記シリアルバス機能ブロック及びバウンダリスキャン
   機能ブロックの両クロック端子の組、前記バスビジー端
   子と前記テストモードセレクト端子との組及び前記シリ
   アルデータ端子と前記テストデータ端子との組の少なく
   とも１組を共用化してなることを特徴とする大規模集積
   回路装置。
2. 【請求項２】 少なくとも前記バスビジー端子と前記テ
   ストモードセレクト端子との第１の組及び前記シリアル
   データ端子と前記テストデータ端子との第２の組の２組
   を共用化し、 前記シリアルバス機能ブロックと前記バウンダリスキャ
   ン機能ブロックとを択一的に活性化するセレクト信号が
   与えられるセレクト端子と、 前記セレクト信号が前記シリアルバス機能ブロックの活
   性化を示したとき、前記シリアルバス機能ブロックの活
   性化を行うと共に前記バウンダリスキャン機能ブロック
   の非活性化を行う手段と、 前記セレクト信号が前記バウンダリスキャン機能ブロッ
   クの活性化を示したとき、前記バウンダリスキャン機能
   ブロックの活性化を行うと共に前記シリアルバス機能ブ
   ロックの非活性化を行う手段と、 を更に含むことを特徴とする請求項１記載の大規模集積
   回路装置。
3. 【請求項３】 少なくとも前記バスビジー端子と前記テ
   ストモードセレクト端子との第１の組及び前記シリアル
   データ端子と前記テストデータ端子との第２の組の２組
   を夫々共用化し、 前記シリアルバス機能ブロックに設けられ、前記バウン
   ダリスキャン機能ブロックが非活性化状態のときに前記
   第２の組の共用端子に供給される信号が特定アドレスで
   あることを検出するアドレス検出手段と、 この検出出力に応答して前記第１の組の共用端子から前
   記バウンダリスキャン機能ブロックへ供給される信号を
   有効とする有効化制御手段と、 前記バウンダリスキャン機能ブロックに設けられ、前記
   有効化制御手段の有効化に応答して自機能を活性化する
   と共に前記シリアルバス機能ブロックを非活性化する活
   性化制御手段と、 を含むことを特徴とする請求項１記載の大規模集積回路
   装置。