JPS648381B2 - - Google Patents
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- Publication number
- JPS648381B2 JPS648381B2 JP60208189A JP20818985A JPS648381B2 JP S648381 B2 JPS648381 B2 JP S648381B2 JP 60208189 A JP60208189 A JP 60208189A JP 20818985 A JP20818985 A JP 20818985A JP S648381 B2 JPS648381 B2 JP S648381B2
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- JP
- Japan
- Prior art keywords
- instruction
- input
- memory
- internal bus
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 32
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000605 extraction Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
この発明はメモリを内蔵した中央処理装置、と
くに試験回路を具備したワンチツプマイクロコン
ピユータに関する。
くに試験回路を具備したワンチツプマイクロコン
ピユータに関する。
先ず従来のこの種の情報処理装置を第１図を参
照して説明しよう。中央処理装置（以下CPUと
称す）内に設けられた読出し専用メモリ１１内の
プログラムが読出され、その読出された命令はバ
ス１２を通じ、マルチプレクサ１３に与えられ
る。マルチプレクサ１３の出力はバス１４を通じ
て命令レジスタ１４内にセツトされ、この命令は
バス１６を通じてデコーダ１７に与えられ、その
デコーダ１７で解読され、更に図に示してないが
演算装置等で処理実効されて内部バス１８を通じ
て出力ポート１９に出力されたり、或いは入力ポ
ート２１を通じて内部バス１８にデータが取込ま
れる。この命令の実効サイクルは例えば第２図に
示すようにタイミングM1，M2においてメモリ１
１からのデータが命令レジスタ１５に読込まれ、
これがタイミングM3，M4において解読処理実効
される。このM1〜M4のタイミングが命令実効サ
イクルとなる。
照して説明しよう。中央処理装置（以下CPUと
称す）内に設けられた読出し専用メモリ１１内の
プログラムが読出され、その読出された命令はバ
ス１２を通じ、マルチプレクサ１３に与えられ
る。マルチプレクサ１３の出力はバス１４を通じ
て命令レジスタ１４内にセツトされ、この命令は
バス１６を通じてデコーダ１７に与えられ、その
デコーダ１７で解読され、更に図に示してないが
演算装置等で処理実効されて内部バス１８を通じ
て出力ポート１９に出力されたり、或いは入力ポ
ート２１を通じて内部バス１８にデータが取込ま
れる。この命令の実効サイクルは例えば第２図に
示すようにタイミングM1，M2においてメモリ１
１からのデータが命令レジスタ１５に読込まれ、
これがタイミングM3，M4において解読処理実効
される。このM1〜M4のタイミングが命令実効サ
イクルとなる。
このCPUの命令実効処理動作を試験するため
或いはメモリ１１の内容を試験するため、入出力
ポート２３が設けられる。この入出力ポート２３
よりのデータはテスト以外では使われない専用の
データはテスト以外では使われない専用の命令バ
ス２４を通じてマルチプレクサ１３に与えられ
る。マルチプレクサ１３は端子２５よりの信号に
よつてバス１２又は２４の何れかのデータを選択
することができる。又命令レジスタ１５よりデコ
ーダ１７に至るバス１６を分岐してこれもテスト
以外には使われることのない出力専用バス２６を
通じて命令レジスタ１５の内容が入出力ポート２
３に与えられるようにされる。入出力ポート２３
は端子２７よりの信号によつて入力ポートとされ
たり出力ポートとされたり制御される。
或いはメモリ１１の内容を試験するため、入出力
ポート２３が設けられる。この入出力ポート２３
よりのデータはテスト以外では使われない専用の
データはテスト以外では使われない専用の命令バ
ス２４を通じてマルチプレクサ１３に与えられ
る。マルチプレクサ１３は端子２５よりの信号に
よつてバス１２又は２４の何れかのデータを選択
することができる。又命令レジスタ１５よりデコ
ーダ１７に至るバス１６を分岐してこれもテスト
以外には使われることのない出力専用バス２６を
通じて命令レジスタ１５の内容が入出力ポート２
３に与えられるようにされる。入出力ポート２３
は端子２７よりの信号によつて入力ポートとされ
たり出力ポートとされたり制御される。
外部から命令を与え、これを実効させてテスト
する場合には端子２７の信号により入出力ポート
２３を入力状態とし、第２図に示した命令実効サ
イクル中のタイミングM1，M2と同期して外部か
ら命令を取り込み、テスト専用バス２４を通じて
マルチプレクサ１３に与えられる。この時マルチ
プレクサ１３は端子２５よりの信号によりテスト
専用バス２４側のデータを選択して命令レジスタ
１５に与えるようにされる。命令レジスタ１５に
セツトされた外部よりの命令はデコーダ１７にて
解読されて命令が実効される。タイミングM3，
M4でCPUの出力、つまり命令実効結果が検査さ
れる。これによりその命令が正しく実効されたか
どうかの試験が行なわれる。
する場合には端子２７の信号により入出力ポート
２３を入力状態とし、第２図に示した命令実効サ
イクル中のタイミングM1，M2と同期して外部か
ら命令を取り込み、テスト専用バス２４を通じて
マルチプレクサ１３に与えられる。この時マルチ
プレクサ１３は端子２５よりの信号によりテスト
専用バス２４側のデータを選択して命令レジスタ
１５に与えるようにされる。命令レジスタ１５に
セツトされた外部よりの命令はデコーダ１７にて
解読されて命令が実効される。タイミングM3，
M4でCPUの出力、つまり命令実効結果が検査さ
れる。これによりその命令が正しく実効されたか
どうかの試験が行なわれる。
メモリ１１を試験する場合には、端子２７へ与
える信号によつて入出力ポート２３は出力状態と
され、マルチプレクサ１３は端子２５の信号によ
つてメモリ１１からの読出データ１２が命令レジ
スタ１５に供給されるように切替えられる。従つ
てタイミングM1，M2においてメモリ１１より読
出された命令はマルチプレクサ１８を通じて命令
レジスタ１５に格納され、タイミングM3，M4に
おいてテスト専用バス２６を通じて出力ポート２
３より出力されてメモリ１１の内容が試験され
る。
える信号によつて入出力ポート２３は出力状態と
され、マルチプレクサ１３は端子２５の信号によ
つてメモリ１１からの読出データ１２が命令レジ
スタ１５に供給されるように切替えられる。従つ
てタイミングM1，M2においてメモリ１１より読
出された命令はマルチプレクサ１８を通じて命令
レジスタ１５に格納され、タイミングM3，M4に
おいてテスト専用バス２６を通じて出力ポート２
３より出力されてメモリ１１の内容が試験され
る。
以上述べたように従来のメモリを内蔵した
CPUによるデータ処理装置に対する試験は入出
力ポート２３と命令入力用のテスト専用バス２４
と出力取出し用のテスト専用バス２６とを設けて
いる。このように多くの専用バスを使用すること
はCPUを構成する半導体チツプの面積が増大す
る欠点があつた。
CPUによるデータ処理装置に対する試験は入出
力ポート２３と命令入力用のテスト専用バス２４
と出力取出し用のテスト専用バス２６とを設けて
いる。このように多くの専用バスを使用すること
はCPUを構成する半導体チツプの面積が増大す
る欠点があつた。
この発明の目的はCPU内にもともと存在する
内部バスを利用し、これに入出力ポートを接続す
ることによつて専用バスを取除き、半導体チツプ
面積を縮少することができるデータ処理装置を提
供するものである。
内部バスを利用し、これに入出力ポートを接続す
ることによつて専用バスを取除き、半導体チツプ
面積を縮少することができるデータ処理装置を提
供するものである。
本発明は、単一チツプ上に命令が格納されたメ
モリと、前記命令に従つて処理を実行する実行部
とを有し、前記メモリから読み出された命令が内
部バスを介することなく命令レジスタに転送され
るデータ処理装置において、前記内部バスに接続
された入出力ポートと、前記メモリと前記命令レ
ジスタとの間に設けられたマルチプレクサとを有
し、前記マルチプレクサによつて前記メモリから
読み出された命令および前記入出力ポートから前
記内部バスを介して転送されたテスト命令のいず
れか一方を選択できるようにして、テスト時に前
記メモリからの命令を選択した時には前記命令レ
ジスタを介して前記当該命令を内部バスに出力
し、一方前記テスト命令を選択した時は前記命令
レジスタを介して当該テスト命令を命令デコーダ
に出力することを特徴とするものである。
モリと、前記命令に従つて処理を実行する実行部
とを有し、前記メモリから読み出された命令が内
部バスを介することなく命令レジスタに転送され
るデータ処理装置において、前記内部バスに接続
された入出力ポートと、前記メモリと前記命令レ
ジスタとの間に設けられたマルチプレクサとを有
し、前記マルチプレクサによつて前記メモリから
読み出された命令および前記入出力ポートから前
記内部バスを介して転送されたテスト命令のいず
れか一方を選択できるようにして、テスト時に前
記メモリからの命令を選択した時には前記命令レ
ジスタを介して前記当該命令を内部バスに出力
し、一方前記テスト命令を選択した時は前記命令
レジスタを介して当該テスト命令を命令デコーダ
に出力することを特徴とするものである。
例えば第３図に第１図と対応する部分に同一符
号を付けて示すが、この発明においては内部バス
１８に入出力ポート２３が接続される。又この内
部バス１８のデータとメモリ１１からのデータと
をマルチプレクサ１３にて切替えて命令レジスタ
１５にセツトできるように、内部バス１８はバス
３１を通じてマルチプレクサ１３の入力側に接続
される。更に命令レジスタ１５の内容は内部バス
１８に供給できるようにバス１６はバス３２を通
じて内部バス１８に接続される。
号を付けて示すが、この発明においては内部バス
１８に入出力ポート２３が接続される。又この内
部バス１８のデータとメモリ１１からのデータと
をマルチプレクサ１３にて切替えて命令レジスタ
１５にセツトできるように、内部バス１８はバス
３１を通じてマルチプレクサ１３の入力側に接続
される。更に命令レジスタ１５の内容は内部バス
１８に供給できるようにバス１６はバス３２を通
じて内部バス１８に接続される。
第４図に示すように命令実効サイクルのタイミ
ングM1〜M4の他に試験の際にはタイミングM5
及びM6を発生するようにされる。例えば第５図
に示すように端子３３よりのクロツクパルスがタ
イミング発生用６進カウンタ３４に供給されて計
数される。常時はクロツクパルスが計数される毎
に順次タイミングM1，M2，M3，M4を発生し、
そのタイミングM4が発生すると、禁止ゲート３
５を通じてカウンタ３４がリセツトされる。従つ
てタイミングM1〜M4が繰返し発生する。しかし
試験の際には端子３６より禁止ゲート３５に試験
中であることを示す信号が入り禁止ゲート３５は
禁止状態となる。従つて端子３３よりのクロツク
パルスはタイミングM1，M2，M3，M4と順次出
力を発生し、更にタイミングM5，M6と実効サイ
クル以外のタイミングを発生し、これよりフルカ
ウントとなつて再びタイミングM1，M2，M3，
M4，M5，M6と順次繰返し発生する。
ングM1〜M4の他に試験の際にはタイミングM5
及びM6を発生するようにされる。例えば第５図
に示すように端子３３よりのクロツクパルスがタ
イミング発生用６進カウンタ３４に供給されて計
数される。常時はクロツクパルスが計数される毎
に順次タイミングM1，M2，M3，M4を発生し、
そのタイミングM4が発生すると、禁止ゲート３
５を通じてカウンタ３４がリセツトされる。従つ
てタイミングM1〜M4が繰返し発生する。しかし
試験の際には端子３６より禁止ゲート３５に試験
中であることを示す信号が入り禁止ゲート３５は
禁止状態となる。従つて端子３３よりのクロツク
パルスはタイミングM1，M2，M3，M4と順次出
力を発生し、更にタイミングM5，M6と実効サイ
クル以外のタイミングを発生し、これよりフルカ
ウントとなつて再びタイミングM1，M2，M3，
M4，M5，M6と順次繰返し発生する。
試験の際にはこの命令実効サイクル以外のタイ
ミングM5，M6を通じて命令を入力し、或いは命
令を出力する。即ち命令実行の試験を行なうには
入出力ポート２３を端子２７の信号によつて入力
状態にしておき、又端子３７よりのタイミング発
生装置からの命令実効サイクル以外のタイミング
M5，M6を与えて外部よりテスト命令を入出力ポ
ート２３を通じ内部バス１８に送る。そして内部
バスを通じてマルチプレクサ１３に送られる。タ
イミングM1，M2においては端子２５の信号によ
りマルチプレクサ１３を内部バス側に切替える。
従つて入出力ポート２３より入力されたテスト命
令が命令レジスタ１５にセツトされる。この命令
はデコーダ１７にてデコードされて処理実行が通
常の実行タイミングと同じタイミングM3，M4に
おいて行われる。この結果は従来と同様に例えば
出力ポート１９にて検査され、或いは入力ポート
２１にて検査される。
ミングM5，M6を通じて命令を入力し、或いは命
令を出力する。即ち命令実行の試験を行なうには
入出力ポート２３を端子２７の信号によつて入力
状態にしておき、又端子３７よりのタイミング発
生装置からの命令実効サイクル以外のタイミング
M5，M6を与えて外部よりテスト命令を入出力ポ
ート２３を通じ内部バス１８に送る。そして内部
バスを通じてマルチプレクサ１３に送られる。タ
イミングM1，M2においては端子２５の信号によ
りマルチプレクサ１３を内部バス側に切替える。
従つて入出力ポート２３より入力されたテスト命
令が命令レジスタ１５にセツトされる。この命令
はデコーダ１７にてデコードされて処理実行が通
常の実行タイミングと同じタイミングM3，M4に
おいて行われる。この結果は従来と同様に例えば
出力ポート１９にて検査され、或いは入力ポート
２１にて検査される。
メモリ１１の内容を検査する場合は端子２７の
信号により入出力ポート２３は出力状態とされ、
又端子２５の信号によりマルチプレクサ１３はメ
モリ１１の出力がレジスタ１５に供給されるよう
にセツトされる。タイミングM1，M2において読
出されているメモリ１１の命令がタイミングM3，
M4においてマルチプレクサ１３を通じて命令レ
ジスタ１５にセツトされる。タイミングM5，M6
において端子３７の信号により内部バス１８を通
じて命令レジスタ１５の内容が入出力ポート２３
より出力され、メモリ１１の内容を試験すること
ができる。
信号により入出力ポート２３は出力状態とされ、
又端子２５の信号によりマルチプレクサ１３はメ
モリ１１の出力がレジスタ１５に供給されるよう
にセツトされる。タイミングM1，M2において読
出されているメモリ１１の命令がタイミングM3，
M4においてマルチプレクサ１３を通じて命令レ
ジスタ１５にセツトされる。タイミングM5，M6
において端子３７の信号により内部バス１８を通
じて命令レジスタ１５の内容が入出力ポート２３
より出力され、メモリ１１の内容を試験すること
ができる。
以上述べたようにこの発明によれば内部バス１
８を利用してテストデータの入出力を行なうた
め、第１図における命令入力用のテスト専用バス
２４、出力用のテスト専用バス２６を必要とせず
CPUを構成する半導体チツプの面積を著しく小
さく構成することができる。又このように内部バ
スを利用するが試験の際には命令実行サイクル以
外のタイミングにおいて、外部とのデータの入出
力を行なうことによつて内部バスを使用して、通
常の動作と同様のタイミングでテストすることが
できる。
８を利用してテストデータの入出力を行なうた
め、第１図における命令入力用のテスト専用バス
２４、出力用のテスト専用バス２６を必要とせず
CPUを構成する半導体チツプの面積を著しく小
さく構成することができる。又このように内部バ
スを利用するが試験の際には命令実行サイクル以
外のタイミングにおいて、外部とのデータの入出
力を行なうことによつて内部バスを使用して、通
常の動作と同様のタイミングでテストすることが
できる。
第１図は従来のデータ処理装置を示すブロツク
図、第２図は命令実効サイクルを示す図、第３図
はこの発明によるデータ処理装置の一例を示すブ
ロツク図、第４図はその試験状態における命令実
効サイクルとそれ以外のタイミングとの関係を示
す図、第５図はタイミング発生装置の一例を示す
図である。 １１：内蔵メモリ、１３：マルチプレクサ、１
５：命令レジスタ、１７：デコーダ、１８：内部
バス、１９：出力ポート、２１：入力ポート、２
３：入出力ポート、２５：マルチプレクサ１３の
制御入力端子、２７：入出力ポートの入出力切替
制御入力端子、３７：命令実効サイクル以外のタ
イミングが与えられて入出力ポートを動作させる
端子。
図、第２図は命令実効サイクルを示す図、第３図
はこの発明によるデータ処理装置の一例を示すブ
ロツク図、第４図はその試験状態における命令実
効サイクルとそれ以外のタイミングとの関係を示
す図、第５図はタイミング発生装置の一例を示す
図である。 １１：内蔵メモリ、１３：マルチプレクサ、１
５：命令レジスタ、１７：デコーダ、１８：内部
バス、１９：出力ポート、２１：入力ポート、２
３：入出力ポート、２５：マルチプレクサ１３の
制御入力端子、２７：入出力ポートの入出力切替
制御入力端子、３７：命令実効サイクル以外のタ
イミングが与えられて入出力ポートを動作させる
端子。
Claims (1)
- １ 単一チツプ上に命令が格納されたメモリと、
前記命令に従つて処理を実行する実行部とを有
し、前記メモリから読み出された命令が内部バス
を介することなく命令レジスタに転送されるデー
タ処理装置において、前記内部バスに接続された
入出力ポートと、前記メモリと前記命令レジスタ
との間に設けられたマルチプレクサとを有し、前
記マルチプレクサによつて前記メモリから読み出
された命令および前記入出力ポートから前記内部
バスを介して転送されたテスト命令のいずれか一
方を選択できるようにして、テスト時に前記メモ
リからの命令を選択した時には前記命令レジスタ
を介して前記当該命令を内部バスに出力し、一方
前記テスト命令を選択した時は前記命令レジスタ
を介して当該テスト命令を命令デコーダに出力す
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208189A JPS6168647A (ja) | 1985-09-20 | 1985-09-20 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208189A JPS6168647A (ja) | 1985-09-20 | 1985-09-20 | データ処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP598278A Division JPS5498546A (en) | 1978-01-23 | 1978-01-23 | Test system for data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6168647A JPS6168647A (ja) | 1986-04-09 |
| JPS648381B2 true JPS648381B2 (ja) | 1989-02-14 |
Family
ID=16552135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208189A Granted JPS6168647A (ja) | 1985-09-20 | 1985-09-20 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6168647A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2266606B (en) * | 1992-04-27 | 1996-02-14 | Intel Corp | A microprocessor with an external command mode |
-
1985
- 1985-09-20 JP JP60208189A patent/JPS6168647A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6168647A (ja) | 1986-04-09 |
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