JPS63298642A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS63298642A JPS63298642A JP62136882A JP13688287A JPS63298642A JP S63298642 A JPS63298642 A JP S63298642A JP 62136882 A JP62136882 A JP 62136882A JP 13688287 A JP13688287 A JP 13688287A JP S63298642 A JPS63298642 A JP S63298642A
- Authority
- JP
- Japan
- Prior art keywords
- data
- temporary
- temporary register
- stored
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000007257 malfunction Effects 0.000 description 8
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明はマイクロコンピュータに係り、特に、命令実行
に関与するテンポラリレジスタのテストに間する。
に関与するテンポラリレジスタのテストに間する。
［従来の技術］
第５図は、マイクロコンピュータの全体構成を示すブロ
ック図である。第５図はプログラムが格納されているプ
ログラムロム（ＲＯＭ）２０１と、プログラムロム２０
１から出力されたプログラムを解読し制御信号２０６を
出力するデコーダ２゜Ｏと、デコーダ２００からの制御
信号２０Ｂにより算術演算を行なう算術演算装置２０２
と、算術演算に使われるデータおよび算術演算結果のデ
ータを格納するデータメモリ２０３及びレジスタ２０４
と、上記ハードウェアを結合する内部バス２０５と、デ
ータを外部に出力するボート２ｏ７とで構成される。
ック図である。第５図はプログラムが格納されているプ
ログラムロム（ＲＯＭ）２０１と、プログラムロム２０
１から出力されたプログラムを解読し制御信号２０６を
出力するデコーダ２゜Ｏと、デコーダ２００からの制御
信号２０Ｂにより算術演算を行なう算術演算装置２０２
と、算術演算に使われるデータおよび算術演算結果のデ
ータを格納するデータメモリ２０３及びレジスタ２０４
と、上記ハードウェアを結合する内部バス２０５と、デ
ータを外部に出力するボート２ｏ７とで構成される。
第６図はテンポラリレジスタを含む従来の算術演算装置
２０２とボート２０７の詳細図である。
２０２とボート２０７の詳細図である。
第６図において算術演算装置２０２は算術演算を行なう
ためにデータを一時的に格納するテンポラリレジスタ１
０１−１．１０１−２と、テンポラリレジスタ１０１−
１．１０１−２に格納されているデータに対して算術演
算を行なう算術演算器（以下 ”ＡＬＵ’”と称す）１
０２と算術演算結果を一時的に格納しておくテンポラリ
レジスタ１０１−３と、テンポラリレジスタ１０１−３
のデータを内部バス２０５に出力する出力バッファ１０
８と、出力データを記憶する出力ラッチ１０４−１．１
０４−２．１０４−３と、外部端子１０５−１．１０５
−２．１０５−３とを有している。
ためにデータを一時的に格納するテンポラリレジスタ１
０１−１．１０１−２と、テンポラリレジスタ１０１−
１．１０１−２に格納されているデータに対して算術演
算を行なう算術演算器（以下 ”ＡＬＵ’”と称す）１
０２と算術演算結果を一時的に格納しておくテンポラリ
レジスタ１０１−３と、テンポラリレジスタ１０１−３
のデータを内部バス２０５に出力する出力バッファ１０
８と、出力データを記憶する出力ラッチ１０４−１．１
０４−２．１０４−３と、外部端子１０５−１．１０５
−２．１０５−３とを有している。
第７図はデータメモリ２０３からリードしてきた２つの
データを加算し、その結果をレジスタ２０４に格納する
命令を実行した時の算術演算装置の動作を示すタイミン
グ図である。ＴＯステートでデータメモリ２０３から内
部バス２０５を使ってリードしてきたデータをテンポラ
リレジスタ１０１−１に格納する。同様にＴ１ステート
てデータメモリ２０３からリードしてきたデータをテン
ポラリレジスタ１０１−２に格納する。Ｔ２ステートで
はテンポラリレジスタ１０１−１と１０１−２との内容
をＡＵＬｆ０２で加算してその結果をテンポラリレジス
タ１０１−３に格納する。ざらにＴ３ステートでテンポ
ラリレジスタ１０１−３の内容を内部バス２０５を使っ
てレジスタ２０４に格納する。このようにしてデータメ
モリ２゜３に格納しておいた２つのデータの加算が実行
され、その結果がレジスタ２０４に格納される。
データを加算し、その結果をレジスタ２０４に格納する
命令を実行した時の算術演算装置の動作を示すタイミン
グ図である。ＴＯステートでデータメモリ２０３から内
部バス２０５を使ってリードしてきたデータをテンポラ
リレジスタ１０１−１に格納する。同様にＴ１ステート
てデータメモリ２０３からリードしてきたデータをテン
ポラリレジスタ１０１−２に格納する。Ｔ２ステートで
はテンポラリレジスタ１０１−１と１０１−２との内容
をＡＵＬｆ０２で加算してその結果をテンポラリレジス
タ１０１−３に格納する。ざらにＴ３ステートでテンポ
ラリレジスタ１０１−３の内容を内部バス２０５を使っ
てレジスタ２０４に格納する。このようにしてデータメ
モリ２゜３に格納しておいた２つのデータの加算が実行
され、その結果がレジスタ２０４に格納される。
［発明が解決しようとする問題点］
上述した従来の算術演算装置はあらかじめデータメモリ
に格納されているデータに対して演算を行ない、その演
算結果をレジスタに格納するため、レジスタ内の結果が
正しい値の場合は、一連の実行が正しく行なわれたこと
がわかる。しかしながら、誤った値のデータがレジスタ
に格納された場合には、テンポラリレジスタの動作をチ
ェックする機能がないのでＴＯステートでデータメモリ
２０３からリードしてきたデータをテンポラリレジスタ
１０１−１に格納する時に動作不良が生じたのか、Ｔ１
ステートでデータメモリ２０３からリードしてきたデー
タをテンポラリレジスタ１０１−２に格納する時に、動
作不良が生じたのか、Ｔ２ステートでテンポラリレジス
タ１０１−１のデータとテンポラリレジスタ１０１−２
のデータを加算してテンポラリレジスタ１０１−３に格
納する時に動作不良が生じたのか、Ｔ３ステートでテン
ポラリレジスタ１０１−３のデータをレジスタ２０４に
格納する時に動作不良が生じたのかが判別できず、その
ために動作不良の解析に多大な時間を要するという問題
があった。
に格納されているデータに対して演算を行ない、その演
算結果をレジスタに格納するため、レジスタ内の結果が
正しい値の場合は、一連の実行が正しく行なわれたこと
がわかる。しかしながら、誤った値のデータがレジスタ
に格納された場合には、テンポラリレジスタの動作をチ
ェックする機能がないのでＴＯステートでデータメモリ
２０３からリードしてきたデータをテンポラリレジスタ
１０１−１に格納する時に動作不良が生じたのか、Ｔ１
ステートでデータメモリ２０３からリードしてきたデー
タをテンポラリレジスタ１０１−２に格納する時に、動
作不良が生じたのか、Ｔ２ステートでテンポラリレジス
タ１０１−１のデータとテンポラリレジスタ１０１−２
のデータを加算してテンポラリレジスタ１０１−３に格
納する時に動作不良が生じたのか、Ｔ３ステートでテン
ポラリレジスタ１０１−３のデータをレジスタ２０４に
格納する時に動作不良が生じたのかが判別できず、その
ために動作不良の解析に多大な時間を要するという問題
があった。
したがって、本発明の目的は動作不良の解析が容易なマ
イクロコンピュータを提供することである。
イクロコンピュータを提供することである。
［問題点を解決するための手段および作用］本発明は算
術演算を行なうデータを一時的に記憶する第１および第
２のテンポラリレジスタと、前記第１および第２のテン
ポラリレジスタのデータに対して算術演算を実行する算
術演算器と、前記演算結果のデータを一時的に記憶する
第３のテンポラリレジスタと、出力データを記憶する出
力ラッチと、前記第１、だい２および第３のテンポラリ
レジスタと前記出力ラッチとのデータのいずれかを選択
して所定の出力端子に出力する選択回路とを具備し、テ
ストモードにおいては前記第１、第２および第３のテン
ポラリレジスタの記憶データを前記出力端子に出力する
ことを特徴としている。
術演算を行なうデータを一時的に記憶する第１および第
２のテンポラリレジスタと、前記第１および第２のテン
ポラリレジスタのデータに対して算術演算を実行する算
術演算器と、前記演算結果のデータを一時的に記憶する
第３のテンポラリレジスタと、出力データを記憶する出
力ラッチと、前記第１、だい２および第３のテンポラリ
レジスタと前記出力ラッチとのデータのいずれかを選択
して所定の出力端子に出力する選択回路とを具備し、テ
ストモードにおいては前記第１、第２および第３のテン
ポラリレジスタの記憶データを前記出力端子に出力する
ことを特徴としている。
したがって、上述した従来の算術演算装置を備えたマイ
クロコンピュータに対し、本発明は命令の実行中にテン
ポラリレジスタに正しいデータが格納されていることを
外部で確認すべくテンポラリレジスタの記憶内容をトレ
ースし、既存の端子を介して外部に出力することができ
るため、いつ、どこで不具合が発生したのかを直接判断
することができる。したがって、テンポラリレジスタの
動作不良あるいはテンポラリレジスタの回路不良が容易
に発見できテストの効率を向上させることができる。
クロコンピュータに対し、本発明は命令の実行中にテン
ポラリレジスタに正しいデータが格納されていることを
外部で確認すべくテンポラリレジスタの記憶内容をトレ
ースし、既存の端子を介して外部に出力することができ
るため、いつ、どこで不具合が発生したのかを直接判断
することができる。したがって、テンポラリレジスタの
動作不良あるいはテンポラリレジスタの回路不良が容易
に発見できテストの効率を向上させることができる。
［実施例コ
第１図は本発明の第１実施例のブロック図である。第１
図においてテンポラリレジスタ１０１−１．１０１−２
．１０１−３と、算術演算器１０２と、出力ラツチ１０
４−１．１０４−２．１０４−３と内部バス２０５と出
力バッフ７１０８については第６図と同じなので説明を
省略する。第１図においてトレースバス１００−１，１
００−２．１００−３とセレクタ１０３−１．１０３−
２．１０３−３が従来例に追加される。トレースバス１
００−１はテンポラリレジスタ１０１−１の記憶内容を
出力するバスであり、トレースバス１０１−２はテンポ
ラリレジスタ１０１−２の記憶内容を出力するバスであ
り、トレースバス１０１−３はテンポラリレジスタ１０
１−３の記憶内容を出力するバスである。セレクタ１０
３−１は出力ラッチ１０４−１とトレースバス１００−
１とが入力され、テストモード信号１０７により入力の
うちの一方を選択し外部端子１０５−１に出力する。同
様にセレクタ１０３−２は出力ラッチ１０４−２とトレ
ースバス１００−２とが入力され、セレクタ１０３−３
は出力ラツチ１０４−３とトレースバス１００−３とが
入力され、テストモード信号１０７により入力のうちの
一方を選択しそれぞれ外部端子１０５−２．１０５−３
に出力する。テストモード信号１０７が ”■”の時は
セレクタ１０３−１．１０３−２．１０３−３はトレー
スバス１００−１．１００−２．１０〇−３の方を選択
し、′０”の時は出力ラッチ１０４−１．１０４−２．
１０４−３の方を選択する。
図においてテンポラリレジスタ１０１−１．１０１−２
．１０１−３と、算術演算器１０２と、出力ラツチ１０
４−１．１０４−２．１０４−３と内部バス２０５と出
力バッフ７１０８については第６図と同じなので説明を
省略する。第１図においてトレースバス１００−１，１
００−２．１００−３とセレクタ１０３−１．１０３−
２．１０３−３が従来例に追加される。トレースバス１
００−１はテンポラリレジスタ１０１−１の記憶内容を
出力するバスであり、トレースバス１０１−２はテンポ
ラリレジスタ１０１−２の記憶内容を出力するバスであ
り、トレースバス１０１−３はテンポラリレジスタ１０
１−３の記憶内容を出力するバスである。セレクタ１０
３−１は出力ラッチ１０４−１とトレースバス１００−
１とが入力され、テストモード信号１０７により入力の
うちの一方を選択し外部端子１０５−１に出力する。同
様にセレクタ１０３−２は出力ラッチ１０４−２とトレ
ースバス１００−２とが入力され、セレクタ１０３−３
は出力ラツチ１０４−３とトレースバス１００−３とが
入力され、テストモード信号１０７により入力のうちの
一方を選択しそれぞれ外部端子１０５−２．１０５−３
に出力する。テストモード信号１０７が ”■”の時は
セレクタ１０３−１．１０３−２．１０３−３はトレー
スバス１００−１．１００−２．１０〇−３の方を選択
し、′０”の時は出力ラッチ１０４−１．１０４−２．
１０４−３の方を選択する。
このテストモード信号１０７を ”■”にしておけば常
にテンポラリレジスタ１０１−１．１０１−２．１０１
−３の記憶内容に外部からアクセスでき、正しいデータ
がテンポラリレジスタ１０１−１．１０１−２に格納さ
れたか、または演算を実行する前のデータは正しいか、
または演算結果が正しいかを命令を実行しながらそれぞ
れのレジスタをリアルタイムにチェックすることができ
今、第２図のタイミングチャートに示すようにデータメ
モリ２０３からリードしてきた２つのデータを加算し、
その結果をレジスタ２０４に格納する命令を実行させた
場合を考える。４つのステートからなり各ステートをＴ
ＯＳ Ｔｌ、Ｔ２、Ｔ３として命令の実行中テストモー
ド信号１０７を”■”にしておく。まずＴＯステートで
データメモリ２０３からデータをリードし、テンポラリ
レジスタ１０１−１にデータを格納すると同時に、トレ
ースバス１００−１にも出力する。トレースバス１００
−１上のデータがセレクタ１０３−１を介して外部端子
１０５−１に出力されるため、正しいデータがテンポラ
リレジスタ１０１−１に正しく格納されたことを確認で
きる。
にテンポラリレジスタ１０１−１．１０１−２．１０１
−３の記憶内容に外部からアクセスでき、正しいデータ
がテンポラリレジスタ１０１−１．１０１−２に格納さ
れたか、または演算を実行する前のデータは正しいか、
または演算結果が正しいかを命令を実行しながらそれぞ
れのレジスタをリアルタイムにチェックすることができ
今、第２図のタイミングチャートに示すようにデータメ
モリ２０３からリードしてきた２つのデータを加算し、
その結果をレジスタ２０４に格納する命令を実行させた
場合を考える。４つのステートからなり各ステートをＴ
ＯＳ Ｔｌ、Ｔ２、Ｔ３として命令の実行中テストモー
ド信号１０７を”■”にしておく。まずＴＯステートで
データメモリ２０３からデータをリードし、テンポラリ
レジスタ１０１−１にデータを格納すると同時に、トレ
ースバス１００−１にも出力する。トレースバス１００
−１上のデータがセレクタ１０３−１を介して外部端子
１０５−１に出力されるため、正しいデータがテンポラ
リレジスタ１０１−１に正しく格納されたことを確認で
きる。
同様にしてＴ１ステートでデータメモリ２０３からリー
ドしたデータがテンポラリレジスタ１０１−２に格納さ
れ、トレースバス１００−２、セレクタ１０３−２を介
して外部端子１０５−２に出力されるので、正しいデー
タがテンポラリレジスタ１０１−２に正しく格納された
ことを確認できる。
ドしたデータがテンポラリレジスタ１０１−２に格納さ
れ、トレースバス１００−２、セレクタ１０３−２を介
して外部端子１０５−２に出力されるので、正しいデー
タがテンポラリレジスタ１０１−２に正しく格納された
ことを確認できる。
Ｔ２ステートでは、テンポラリレジスタ１０１−１とテ
ンポラリレジスタ１０１−２のデータをＡＬＵ１０２で
加算し、テンポラリレジスタ１０１−３に格納されると
同時にトレースバス１００−３とセレクタ１０３−３を
介して外部端子１０５−３に出力されるので、ＡＬＵ１
０２で正しく加算が行なわれ、かつテンポラリレジスタ
１０１−３に正しく格納されたことを確認できる。
ンポラリレジスタ１０１−２のデータをＡＬＵ１０２で
加算し、テンポラリレジスタ１０１−３に格納されると
同時にトレースバス１００−３とセレクタ１０３−３を
介して外部端子１０５−３に出力されるので、ＡＬＵ１
０２で正しく加算が行なわれ、かつテンポラリレジスタ
１０１−３に正しく格納されたことを確認できる。
Ｔ３ステートではテンポラリレジスタ１０１−３のデー
タをレジスタ２０４に格納する。このようにして命令を
実行しながらリアルタイムにテンポラリレジスタ１０１
−１．１０１−２．１０１−３の記憶内容を外部で確認
することができる。
タをレジスタ２０４に格納する。このようにして命令を
実行しながらリアルタイムにテンポラリレジスタ１０１
−１．１０１−２．１０１−３の記憶内容を外部で確認
することができる。
以上本実施例ではマイクロコンピュータにおいて中心的
な役割りを果している算術演算装置におけるテンポラリ
レジスタの例を用いて説明した。本発明のマイクロコン
ピュータでは、算術演算装置内のテンポラリレジスタに
限らずマイクロコンビ二−タ内にあるテンポラリレジス
タすへて仁ついても同様にテンポラリレジスタの記憶内
容を外部に出力してチェックすることができ、命令の実
行のどのステートで動作不良がおきたのかを確認するこ
とができるので、マイクロコンピュータの開発における
テストの効率を向上させる効果がある。
な役割りを果している算術演算装置におけるテンポラリ
レジスタの例を用いて説明した。本発明のマイクロコン
ピュータでは、算術演算装置内のテンポラリレジスタに
限らずマイクロコンビ二−タ内にあるテンポラリレジス
タすへて仁ついても同様にテンポラリレジスタの記憶内
容を外部に出力してチェックすることができ、命令の実
行のどのステートで動作不良がおきたのかを確認するこ
とができるので、マイクロコンピュータの開発における
テストの効率を向上させる効果がある。
第３図は本発明の第２実施例のブロック図である。第２
実施例においてはひとつの端子に時分割で命令の実行に
したがって順次テンポラリレジスタ１０１−１．１０１
−２，１０１−３の内容を外部に出力する。第３図にお
いてテンポラリレジスタ１０１−１．１０１−２．１０
１−３と算術演算器１０２とトレースバス１００−１．
１００−２．１００−３と、出力ラッチ１０４−１と内
部バス２０５とセレクタ１０３−１と出力バッファ１０
８については第１実施例と同様であるので説明を省略す
る。マルチプレクサ１０６が追加される。マルチブクサ
１０６は３人力のマルチプレクサで、トレースバス１ｏ
ｏ−ｉと、トレースバス１００−２と、トレースバス１
００−３を人力とし、命令の実行にしたがって前記３人
力を適宜選択して出力する。
実施例においてはひとつの端子に時分割で命令の実行に
したがって順次テンポラリレジスタ１０１−１．１０１
−２，１０１−３の内容を外部に出力する。第３図にお
いてテンポラリレジスタ１０１−１．１０１−２．１０
１−３と算術演算器１０２とトレースバス１００−１．
１００−２．１００−３と、出力ラッチ１０４−１と内
部バス２０５とセレクタ１０３−１と出力バッファ１０
８については第１実施例と同様であるので説明を省略す
る。マルチプレクサ１０６が追加される。マルチブクサ
１０６は３人力のマルチプレクサで、トレースバス１ｏ
ｏ−ｉと、トレースバス１００−２と、トレースバス１
００−３を人力とし、命令の実行にしたがって前記３人
力を適宜選択して出力する。
第４図のタイミングチャートに示すようにデータメモリ
２０３からリードしてきた２つのデータを加算する命令
を実行させた場合を考える。命令の実行中テストモード
信号１０７を ”■′”にしておく。ＴＯステートでデ
ータメモリ２０３からデータをリードし、テンポラリレ
ジスタ１０１−１にデータを格納すると同時にトレース
バス１００−１にも出力する。マルチプレクサ１０６が
トレースバス１００−１を選択し、セレクタ１０３−１
を介して外部端子１０５−１に出力するため正しいデー
タがテンポラリレジスタ１０１−１に正しく格納された
ことを確認できる。同様にＴ１ステートにおいてデータ
メモリ２０３からデータをリードし、テンポラリレジス
タ１０１−２にデータを格納すると同時にトレースバス
１００−２にも出力する。マルチプレクサ１０６がトレ
ースバス１００−２を選択し、セレクタ１０３−１を介
して外部端子１０５−１に出力するため正しいデータが
テンポラリレジスタ１０１−２に正しく格納されたこと
を確認できる。Ｔ２ステートではテンポラリレジスタ１
０１−１と１０１−２のデータを加算しテンポラリレジ
スタ１０１−３に格納すると同時にトレースバス１００
−３にも出力する。マルチプレクサ１０６がトレースバ
ス１００−３を選択しセレクタ１０３−１を介して外部
端子１０５−１に出力するため正しいデータがテンポラ
リレジスタ１０１−３に正しく格納されたことを確認で
きる。このようにしてテンポラリレジスタにデータが格
納された時にそのデータを外部に出力することにより、
テンポラリレジスタに正しくデータが格納されたかどう
かを確認することができる。本実施例ではマルチプレク
サ１０６によって３つあるトレースバス１００−１．１
００−２．１００−３のうちのひとつだけが選れるため
トレースバスか出力ラッチかを選択するセレクタの数は
ひとつだけですみその分ハードウェアの負担が軽くなる
利点がある。
２０３からリードしてきた２つのデータを加算する命令
を実行させた場合を考える。命令の実行中テストモード
信号１０７を ”■′”にしておく。ＴＯステートでデ
ータメモリ２０３からデータをリードし、テンポラリレ
ジスタ１０１−１にデータを格納すると同時にトレース
バス１００−１にも出力する。マルチプレクサ１０６が
トレースバス１００−１を選択し、セレクタ１０３−１
を介して外部端子１０５−１に出力するため正しいデー
タがテンポラリレジスタ１０１−１に正しく格納された
ことを確認できる。同様にＴ１ステートにおいてデータ
メモリ２０３からデータをリードし、テンポラリレジス
タ１０１−２にデータを格納すると同時にトレースバス
１００−２にも出力する。マルチプレクサ１０６がトレ
ースバス１００−２を選択し、セレクタ１０３−１を介
して外部端子１０５−１に出力するため正しいデータが
テンポラリレジスタ１０１−２に正しく格納されたこと
を確認できる。Ｔ２ステートではテンポラリレジスタ１
０１−１と１０１−２のデータを加算しテンポラリレジ
スタ１０１−３に格納すると同時にトレースバス１００
−３にも出力する。マルチプレクサ１０６がトレースバ
ス１００−３を選択しセレクタ１０３−１を介して外部
端子１０５−１に出力するため正しいデータがテンポラ
リレジスタ１０１−３に正しく格納されたことを確認で
きる。このようにしてテンポラリレジスタにデータが格
納された時にそのデータを外部に出力することにより、
テンポラリレジスタに正しくデータが格納されたかどう
かを確認することができる。本実施例ではマルチプレク
サ１０６によって３つあるトレースバス１００−１．１
００−２．１００−３のうちのひとつだけが選れるため
トレースバスか出力ラッチかを選択するセレクタの数は
ひとつだけですみその分ハードウェアの負担が軽くなる
利点がある。
［発明の効果］
以上説明したように本発明は、命令の実行中にテンポラ
リレジスタに正しいデータが格納されているかどうかを
外部から確認すべくテンポラリレジスタの記憶内容をト
レースできるようにし、いつとこで不具合が発生したの
かを見きわめることができるようにした。したがって、
テンポラリレジスタの動作不良、あるいはテンポラリレ
ジスタの回路不良が直接、容易に発見でき、マイクロコ
ンピュータの開発におけるテストの効率を向上させる効
果がある。 。
リレジスタに正しいデータが格納されているかどうかを
外部から確認すべくテンポラリレジスタの記憶内容をト
レースできるようにし、いつとこで不具合が発生したの
かを見きわめることができるようにした。したがって、
テンポラリレジスタの動作不良、あるいはテンポラリレ
ジスタの回路不良が直接、容易に発見でき、マイクロコ
ンピュータの開発におけるテストの効率を向上させる効
果がある。 。
第１図は第１実施例のブロック図、
第２図は第１実施例のタイミングチャート図、第３図は
第２実施例のブロック図、 第４図は第２実施例のタイミングチャート図、第５図は
マイクロコンピュータの全体構成を示すブロック図、 第６図は従来例のブロック図、 第７図は従来例のタイミングチャート図である。 １００−１・・・第１のテンポラリレジスタのトレース
バス、 １００−２・・・第２のテンポラリレジスタのトレース
バス、 １００−３・・・第３のテンポラリレジスタのトレース
バス、 １０１−１・・・第１のテンポラリレジスタ、１０１−
２・・・第２のテンポラリレジスタ、１０１−３・・・
第３のテンポラリレジスタ、１０２・・・・・算術演算
器、 １０３−１・・・第１のセレクタ、 １０３−２・・・第２のセレクタ、 １０３−３・・・第３のセレクタ、 １０４−１・・φ第１の出力ラッチ、 １０４−２・・・第２の出力ラッチ、 １０４−３・・・第３の出力ラッチ、 １０５−１・・・外部端子、 １０５−２・・・外部端子、 １０５−３・・・外部端子、 １０６・・・・・マルチプレクサ、 １０７・・・・・テストモード信号、 ２００・・・・・デコーダ、 ２０１・・・・・プログラムＲＯＭ、 ２０２・・・・・算術演算装置、 ２０３Φ・φ・φデータメモリ、 ２０４拳・・φ・レジスタ、 ２０５・・・・・内部バス、 ２０６・・・・・制御信号、 ２０７ ・ ・ ・ ・ ・ボート、 １０８・・・・・出力バッファ。
第２実施例のブロック図、 第４図は第２実施例のタイミングチャート図、第５図は
マイクロコンピュータの全体構成を示すブロック図、 第６図は従来例のブロック図、 第７図は従来例のタイミングチャート図である。 １００−１・・・第１のテンポラリレジスタのトレース
バス、 １００−２・・・第２のテンポラリレジスタのトレース
バス、 １００−３・・・第３のテンポラリレジスタのトレース
バス、 １０１−１・・・第１のテンポラリレジスタ、１０１−
２・・・第２のテンポラリレジスタ、１０１−３・・・
第３のテンポラリレジスタ、１０２・・・・・算術演算
器、 １０３−１・・・第１のセレクタ、 １０３−２・・・第２のセレクタ、 １０３−３・・・第３のセレクタ、 １０４−１・・φ第１の出力ラッチ、 １０４−２・・・第２の出力ラッチ、 １０４−３・・・第３の出力ラッチ、 １０５−１・・・外部端子、 １０５−２・・・外部端子、 １０５−３・・・外部端子、 １０６・・・・・マルチプレクサ、 １０７・・・・・テストモード信号、 ２００・・・・・デコーダ、 ２０１・・・・・プログラムＲＯＭ、 ２０２・・・・・算術演算装置、 ２０３Φ・φ・φデータメモリ、 ２０４拳・・φ・レジスタ、 ２０５・・・・・内部バス、 ２０６・・・・・制御信号、 ２０７ ・ ・ ・ ・ ・ボート、 １０８・・・・・出力バッファ。
Claims (1)
- 算術演算を行うデータを一時的に記憶する第１および第
２のテンポラリレジスタと、前記第１および第２のテン
ポラリレジスタのデータに対して算術演算を実行する算
術演算器と、前記演算結果のデータを一時的に記憶する
第３のテンポラリレジスタと、出力データを記憶する出
力ラッチと、前記第１、第２および第３のテンポラリレ
ジスタと前記出力ラッチとのデータのいずれかを選択し
て所定の出力端子に出力する選択回路とを具備し、テス
トモードにおいては前記第１、第２および第３のテンポ
ラリレジスタの記憶データを前記出力端子に出力するこ
とを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136882A JPS63298642A (ja) | 1987-05-29 | 1987-05-29 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136882A JPS63298642A (ja) | 1987-05-29 | 1987-05-29 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298642A true JPS63298642A (ja) | 1988-12-06 |
Family
ID=15185750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136882A Pending JPS63298642A (ja) | 1987-05-29 | 1987-05-29 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298642A (ja) |
-
1987
- 1987-05-29 JP JP62136882A patent/JPS63298642A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7334161B2 (en) | Breakpoint logic unit, debug logic and breakpoint method for a data processing apparatus | |
| EP0528585A1 (en) | Processing system with internal instruction cache | |
| JP2581018B2 (ja) | データ処理装置 | |
| US5872954A (en) | Method of monitoring registers during emulation | |
| EP0457115B1 (en) | Data processing device with test control circuit | |
| JPS63298642A (ja) | マイクロコンピユ−タ | |
| JPH04248629A (ja) | 演算処理システム | |
| EP3796175B1 (en) | Non intrusive multicore debugging based on pc counter | |
| JPS6168647A (ja) | データ処理装置 | |
| JP2704935B2 (ja) | テスト機能付きプロセッサ | |
| JPH0716188Y2 (ja) | テストモード指定回路 | |
| JPH0652013A (ja) | トレース回路 | |
| JPS61112248A (ja) | テスト容易な論理大規模集積回路 | |
| JPH01147732A (ja) | 情報処理装置 | |
| JPH05100901A (ja) | マイクロコンピユータ | |
| JPS6248865B2 (ja) | ||
| JPS61165171A (ja) | マイクロコンピユ−タ | |
| JPH04204273A (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPH0954766A (ja) | マイクロコンピュータ | |
| JPS6244845A (ja) | デバッグ装置 | |
| JPS63237137A (ja) | マイクロプロセツサ | |
| JPS63300330A (ja) | ファ−ムウェアのデバッグ方法 | |
| JPS59211123A (ja) | 半導体集積回路 | |
| JPS59165154A (ja) | テスト機能を有するマイクロプロセツサ | |
| JPS619733A (ja) | テスト装置 |