JPS619733A - テスト装置 - Google Patents
テスト装置Info
- Publication number
- JPS619733A JPS619733A JP59131387A JP13138784A JPS619733A JP S619733 A JPS619733 A JP S619733A JP 59131387 A JP59131387 A JP 59131387A JP 13138784 A JP13138784 A JP 13138784A JP S619733 A JPS619733 A JP S619733A
- Authority
- JP
- Japan
- Prior art keywords
- register
- test
- microprocessor
- microinstruction
- test function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプログラム制御方式のマイクロプロ
セッサに関するものである。
セッサに関するものである。
従来例の構成とその問題点
近年、マイクロプロセッサの高集積化・高機能化に供い
、マイクロプロセッサの設計・開発が複雑化してきた。
、マイクロプロセッサの設計・開発が複雑化してきた。
そのため開発コストの低下、開発時間の短縮を図るため
の、内蔵テスト機能が重要視されてきた。
の、内蔵テスト機能が重要視されてきた。
以下に、従来のマイクロプロセッサ内の各部ハードウェ
ア機能のテスト方法を説明する。第１図に、従来のマイ
クロプロセッサ内の各部ハードウェア機能テストの構成
図を示す。
ア機能のテスト方法を説明する。第１図に、従来のマイ
クロプロセッサ内の各部ハードウェア機能テストの構成
図を示す。
１はマイクロプロセッサ外部から入力される機械語命令
を格納する命令レジスタ、２は命令レジスタ１の内容を
解読するマンビイグアレイ、３はマイクロプログラムを
格納する制御メモリ、４は制御メモリ３の読出しアドレ
スを格納する制御メモリアドレスレジスタ、６は制御メ
モリ３の出力であるマイクロプログラムを格納するマイ
クロ命令レジスタ、６はマイクロ命令レジスタ５の内容
を解読しマイクロ命令実行のだめの制御信号を出力する
マイクロ命令デコーダ、７はマイクロプロセッサ外部と
のバス転送全制御するバス転送制御回路、８は機械語命
令読込みアドレスを格納する命令フェッチアドレスレジ
スタ、９は前記命令フェッチアドレスレジスタ８に設定
する値を管理し、前記バス転送制御回路７に命令フェッ
チのためのバス転送起動を要求する命令７工ツチ制御回
路、１ｏは転送アドレスのセグメントを格納するセグメ
ントベースレジスタ、１１は命令７エツチアドレスレジ
スタ８の内容とセグメントベースレジスタ１０の内容を
加算し転送アドレスを決定子る加算器である。
を格納する命令レジスタ、２は命令レジスタ１の内容を
解読するマンビイグアレイ、３はマイクロプログラムを
格納する制御メモリ、４は制御メモリ３の読出しアドレ
スを格納する制御メモリアドレスレジスタ、６は制御メ
モリ３の出力であるマイクロプログラムを格納するマイ
クロ命令レジスタ、６はマイクロ命令レジスタ５の内容
を解読しマイクロ命令実行のだめの制御信号を出力する
マイクロ命令デコーダ、７はマイクロプロセッサ外部と
のバス転送全制御するバス転送制御回路、８は機械語命
令読込みアドレスを格納する命令フェッチアドレスレジ
スタ、９は前記命令フェッチアドレスレジスタ８に設定
する値を管理し、前記バス転送制御回路７に命令フェッ
チのためのバス転送起動を要求する命令７工ツチ制御回
路、１ｏは転送アドレスのセグメントを格納するセグメ
ントベースレジスタ、１１は命令７エツチアドレスレジ
スタ８の内容とセグメントベースレジスタ１０の内容を
加算し転送アドレスを決定子る加算器である。
以上の構成においてマイクロプロセッサ外部のハード５
１７機能をテストするだめには、機械語命令によるテス
トプログラムを作成・実行させる必要がある。
１７機能をテストするだめには、機械語命令によるテス
トプログラムを作成・実行させる必要がある。
しかしながら、マイクロプログラム制御されるマイクロ
プロセッサにおいては、機械語命令とマイクロプロセッ
サ内の各部ハードウェアが１対１には対応しない。その
ため、機械語命令によるテストプログラムの実行により
エラーが発生した場合に、マイクロプロセッサ内のどの
部分のハードウェアのエラーかという物理的な対応付け
が困難である。さらに、異方る機械語命令がマツピング
アレイによシ同一のマイクロプログラムに展開されるこ
とも多くあるため、ハードウェア機能のテスト項目以上
の数の、機械語命令によるテストプログラムが必要とカ
るという問題点があった。
プロセッサにおいては、機械語命令とマイクロプロセッ
サ内の各部ハードウェアが１対１には対応しない。その
ため、機械語命令によるテストプログラムの実行により
エラーが発生した場合に、マイクロプロセッサ内のどの
部分のハードウェアのエラーかという物理的な対応付け
が困難である。さらに、異方る機械語命令がマツピング
アレイによシ同一のマイクロプログラムに展開されるこ
とも多くあるため、ハードウェア機能のテスト項目以上
の数の、機械語命令によるテストプログラムが必要とカ
るという問題点があった。
発明の目的
本発明は、前記問題点に鑑み、マイクロプロセッサ内の
各部ハードウェア機能のテストをマイクロプログラムに
より行うことのできるマイクロプロセッサの内蔵テスト
装置を提供するものである。
各部ハードウェア機能のテストをマイクロプログラムに
より行うことのできるマイクロプロセッサの内蔵テスト
装置を提供するものである。
発明の構成
本発明は、マイクロプロセッサのテスト機能動作を指定
するテスト端子と、テスト機能の実行を制御するテスト
機能制御回路と、マイクロプロセッサ外部から入力され
る機械語命令を格納する命令レジスタと、前記命令レジ
スタの内容を解読するマンピングアレイと、マイクロプ
ログラムを格納する制御メモリと、前記制御メモリの読
出しアドレスを格納する制御メモリアドレスレジスタと
、マイクロ命令を格納するマイクロ命令レジスタと、前
記制御メモリ出力とマイクロプロセッサ外部からのデー
タ入力のうちの一方を前記マイクロ命令レジスタへ出力
する選択器と、前記マイクロ命令レジスタの内容を解読
するマイクロ命令デコーダと、テスト機能動作中のマイ
クロプロセッサ外部とのデータ転送アドレスを格納する
テスト機能アドレスレジスタを具備するマイクロプロセ
ッサの内蔵テスト装置であり、マイクロプログラムによ
るテストプログラムをマイクロプロセッサ外部から読込
み、実行させるハードウェアを付加することによって、
テストプログラムとテストの対象となるハードウェア機
能の対応を明確化して診断能力を向上させると共に、マ
イクロプロセッサのテストに要する時間を短縮させるも
のである。
するテスト端子と、テスト機能の実行を制御するテスト
機能制御回路と、マイクロプロセッサ外部から入力され
る機械語命令を格納する命令レジスタと、前記命令レジ
スタの内容を解読するマンピングアレイと、マイクロプ
ログラムを格納する制御メモリと、前記制御メモリの読
出しアドレスを格納する制御メモリアドレスレジスタと
、マイクロ命令を格納するマイクロ命令レジスタと、前
記制御メモリ出力とマイクロプロセッサ外部からのデー
タ入力のうちの一方を前記マイクロ命令レジスタへ出力
する選択器と、前記マイクロ命令レジスタの内容を解読
するマイクロ命令デコーダと、テスト機能動作中のマイ
クロプロセッサ外部とのデータ転送アドレスを格納する
テスト機能アドレスレジスタを具備するマイクロプロセ
ッサの内蔵テスト装置であり、マイクロプログラムによ
るテストプログラムをマイクロプロセッサ外部から読込
み、実行させるハードウェアを付加することによって、
テストプログラムとテストの対象となるハードウェア機
能の対応を明確化して診断能力を向上させると共に、マ
イクロプロセッサのテストに要する時間を短縮させるも
のである。
実施例の説明
第２図は、本発明の一実施例におけるマイクロプロセッ
サの内蔵テスト装置の構成図である。
サの内蔵テスト装置の構成図である。
図において、１は命令レジスタ、２はマンピングアレイ
、３は制御メモリ、４は制御メモリアドレスレジスタ、
５はマイクロ命令レジスタ、６はマイクロ命令デコーダ
、７はバス転送制御回路、８は命令フェッチアドレスレ
ジスタ、９は命令フエッチ制御回路、１０はセグメント
ベースレジスタ、１１は加算器で、ｖ上は第１図の構成
と同じものである。１２は制御メモリ３の出力とマイク
Ｏフロセッサ外部からのデータ入力のうちの一方をマイ
クロ命令レジスタ５へ出力する選択器である。マイクロ
命令レジスタのビット幅がデータバスのピント幅の２倍
とすると選択器１２は、出力がマイクロ命令レジスタの
上位ワードを指定する選択器１３と下位ワードを指定す
る選択器１４の２つで構成される。１５はテスト機能動
作を指定するテスト端子、１６はテスト機能実行に必要
な制御信号を発生するテスト機能制御回路、１７はテス
ト機能制御回路１６の動作タイミングを制御するシーケ
ンサである。
、３は制御メモリ、４は制御メモリアドレスレジスタ、
５はマイクロ命令レジスタ、６はマイクロ命令デコーダ
、７はバス転送制御回路、８は命令フェッチアドレスレ
ジスタ、９は命令フエッチ制御回路、１０はセグメント
ベースレジスタ、１１は加算器で、ｖ上は第１図の構成
と同じものである。１２は制御メモリ３の出力とマイク
Ｏフロセッサ外部からのデータ入力のうちの一方をマイ
クロ命令レジスタ５へ出力する選択器である。マイクロ
命令レジスタのビット幅がデータバスのピント幅の２倍
とすると選択器１２は、出力がマイクロ命令レジスタの
上位ワードを指定する選択器１３と下位ワードを指定す
る選択器１４の２つで構成される。１５はテスト機能動
作を指定するテスト端子、１６はテスト機能実行に必要
な制御信号を発生するテスト機能制御回路、１７はテス
ト機能制御回路１６の動作タイミングを制御するシーケ
ンサである。
本実施例におけるテスト機能制御回路１６０制御動作を
以下に説明する。テスト端子１５によシテスｌ能動作が
指定されるとテスト機能制御回路１６は命令フェッチ制
御回路９に命令フェッチ禁止信号を出力する。まず、第
１の期間には命令ンエノテアドレスレジスタ８をテスト
機能アドレスレジスタとして用いて読込むべきマイクロ
命令の主記憶上のアドレスを設定し、バス転送制御回路
７に読込み要求信号を出力し、選択器１３の出力をマイ
クロプロセッサ外部からのデータ入力とし、選択器１４
はいずれの入力も出力されないようにすることによって
マイクロプロセッサ外部からのデータ入力をマイクロ命
令レジスタ５の上位ワードへ格納する。次に、第２の期
間には、命令フェッチアドレスレジスタ８の内容を更新
し、第１の期間と同様の制御によυマイクロプロセッサ
外部からのデータ入力をマイクロ命令レジスタ５の下位
ワードへ格納する。第１・第２の期間を通じてマイクロ
命令デコーダには解読禁止信号を出力する。最後に、第
３の期間には、選択器１３゜１４の出力は無効とな９マ
イクロ命令レジスタ５は変更されず、マイクロ命令デコ
ーダわに対して解読許可信号を出力し、第１・第２の期
間で格納されたマイクロ命令レジスタの内容が解読・実
行される。以上の第１〜第３の制御動作を操返すことに
より、マイクロ命令を順次読込み、マイクロ命令デコー
ダ６の機能テストおよびマイクロ命令実行部の動作テス
トを行うことができる。
以下に説明する。テスト端子１５によシテスｌ能動作が
指定されるとテスト機能制御回路１６は命令フェッチ制
御回路９に命令フェッチ禁止信号を出力する。まず、第
１の期間には命令ンエノテアドレスレジスタ８をテスト
機能アドレスレジスタとして用いて読込むべきマイクロ
命令の主記憶上のアドレスを設定し、バス転送制御回路
７に読込み要求信号を出力し、選択器１３の出力をマイ
クロプロセッサ外部からのデータ入力とし、選択器１４
はいずれの入力も出力されないようにすることによって
マイクロプロセッサ外部からのデータ入力をマイクロ命
令レジスタ５の上位ワードへ格納する。次に、第２の期
間には、命令フェッチアドレスレジスタ８の内容を更新
し、第１の期間と同様の制御によυマイクロプロセッサ
外部からのデータ入力をマイクロ命令レジスタ５の下位
ワードへ格納する。第１・第２の期間を通じてマイクロ
命令デコーダには解読禁止信号を出力する。最後に、第
３の期間には、選択器１３゜１４の出力は無効とな９マ
イクロ命令レジスタ５は変更されず、マイクロ命令デコ
ーダわに対して解読許可信号を出力し、第１・第２の期
間で格納されたマイクロ命令レジスタの内容が解読・実
行される。以上の第１〜第３の制御動作を操返すことに
より、マイクロ命令を順次読込み、マイクロ命令デコー
ダ６の機能テストおよびマイクロ命令実行部の動作テス
トを行うことができる。
なお、１つのマイクロプログラムの読込み・実行を３つ
の期間で行っているが、各期間の間に何も実行しない期
間が挿入されてもよい。
の期間で行っているが、各期間の間に何も実行しない期
間が挿入されてもよい。
発明の効果
本発明は、マイクロプロセッサ外部からマイクロプログ
ラムを読込み・実行させるためのハードウェアを付加す
ることによって、マイクロプロセッサ内の各部ハードウ
ェア機能をマイクロプログラムによシテストできるよう
にし、テストプログラムとテスト対象となるハードウェ
ア機能の対応の明確化でテストプログラムの誤シ箇所発
見能力を向上させると共に、マイクロプロセッサのテス
トに要する時間を短縮させるものであり、その実用的効
果は大きい。
ラムを読込み・実行させるためのハードウェアを付加す
ることによって、マイクロプロセッサ内の各部ハードウ
ェア機能をマイクロプログラムによシテストできるよう
にし、テストプログラムとテスト対象となるハードウェ
ア機能の対応の明確化でテストプログラムの誤シ箇所発
見能力を向上させると共に、マイクロプロセッサのテス
トに要する時間を短縮させるものであり、その実用的効
果は大きい。
第１図は従来のマイクロプロセッサ内の各部ハードウェ
ア機能テストの構成図、第２図は本発明の一実施例にお
けるマイクロプロセッサの内蔵テスト装置の構成図であ
る。 １・・・・・・命令レジスタ、２・・・・・・マツピン
グアレイ、３・・・・・・制御メモリ、４・・・・・・
制御メモリアドレスレジスタ、５・・・・・・マイクロ
命令レジスタ、６・・・・・・マイクロ命令デコーダ、
７・・・・・・バス転送制御回路、８・・・・・・テス
ト機能アドレスレジスタ（命令ソエッチアドレスレジス
タ）、１２・・・選択器、１５・・・・・テスト端子、
１６・・・・・・テスト機能制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 莢行制岬信号 第２図 芙行制御信号
ア機能テストの構成図、第２図は本発明の一実施例にお
けるマイクロプロセッサの内蔵テスト装置の構成図であ
る。 １・・・・・・命令レジスタ、２・・・・・・マツピン
グアレイ、３・・・・・・制御メモリ、４・・・・・・
制御メモリアドレスレジスタ、５・・・・・・マイクロ
命令レジスタ、６・・・・・・マイクロ命令デコーダ、
７・・・・・・バス転送制御回路、８・・・・・・テス
ト機能アドレスレジスタ（命令ソエッチアドレスレジス
タ）、１２・・・選択器、１５・・・・・テスト端子、
１６・・・・・・テスト機能制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 莢行制岬信号 第２図 芙行制御信号
Claims (2)
- （１）マイクロプロセッサのテスト機能動作を指定する
テスト端子と、前記テスト端子でテスト機能動作が指定
されたときテスト機能の実行を制御するテスト機能制御
回路と、マイクロプロセッサ外部とのバス転送を制御す
るバス転送制御回路と、テスト機能動作で用いるマイク
ロプロセッサ外部とのデータ転送アドレスを格納するテ
スト機能アドレスレジスタと、マイクロプロセッサ外部
から入力される機械語命令を格納する命令レジスタと、
前記命令レジスタの内容を解読するマッピングアレイと
、マイクロプログラムを格納する制御メモリと、前記マ
ッピングアレイの出力である前記制御メモリの読出しア
ドレスを格納する制御メモリアドレスレジスタと、マイ
クロ命令を格納するマイクロ命令レジスタと、前記制御
メモリ出力とマイクロプロセッサ外部からのデータ入力
とのうちの一方を前記マイクロ命令レジスタへ出力する
選択器と、前記マイクロ命令レジスタの内容を解読し、
マイクロ命令実行に必要な制御信号を出力するマイクロ
命令デコーダとを具備することを特徴とするテスト装置
。 - （２）テスト機能制御回路は、テスト機能アドレスレジ
スタにデータ転送アドレスを設定し、バス転送制御回路
に読込み要求信号を出力し、選択器出力をマイクロプロ
セッサ外部からのデータ入力とする制御信号を出力し、
マイクロ命令デコーダに解読許可信号を出力する特許請
求の範囲第１項記載のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131387A JPS619733A (ja) | 1984-06-26 | 1984-06-26 | テスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131387A JPS619733A (ja) | 1984-06-26 | 1984-06-26 | テスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619733A true JPS619733A (ja) | 1986-01-17 |
| JPS6367212B2 JPS6367212B2 (ja) | 1988-12-23 |
Family
ID=15056765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131387A Granted JPS619733A (ja) | 1984-06-26 | 1984-06-26 | テスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314430A (ja) * | 1986-07-04 | 1988-01-21 | Tokyo Optical Co Ltd | 投影露光装置用の光学的位置合わせ装置 |
-
1984
- 1984-06-26 JP JP59131387A patent/JPS619733A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314430A (ja) * | 1986-07-04 | 1988-01-21 | Tokyo Optical Co Ltd | 投影露光装置用の光学的位置合わせ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367212B2 (ja) | 1988-12-23 |
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