JP2000020456A - Ｒｏｍデータ確認用回路 - Google Patents
Ｒｏｍデータ確認用回路Info
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- JP2000020456A JP2000020456A JP10189409A JP18940998A JP2000020456A JP 2000020456 A JP2000020456 A JP 2000020456A JP 10189409 A JP10189409 A JP 10189409A JP 18940998 A JP18940998 A JP 18940998A JP 2000020456 A JP2000020456 A JP 2000020456A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Bus Control (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭから一度で読出すデータのサイズが小
さく、ＲＯＭ内のデータのテスト時間が長くなるという
課題があった。 【解決手段】 ＣＰＵ３がアドレスバス５およびデータ
バス６のバス使用権を放棄した場合、ＤＭＡＣ２が、Ｒ
ＯＭ１内に書き込まれたデータを直接読出し、複数個の
分割データに分割し、ＤＭＡＣ２で生成されたアドレス
により指定された複数の出力ポート４へ各分割データを
出力するＲＯＭデータ確認用回路。
さく、ＲＯＭ内のデータのテスト時間が長くなるという
課題があった。 【解決手段】 ＣＰＵ３がアドレスバス５およびデータ
バス６のバス使用権を放棄した場合、ＤＭＡＣ２が、Ｒ
ＯＭ１内に書き込まれたデータを直接読出し、複数個の
分割データに分割し、ＤＭＡＣ２で生成されたアドレス
により指定された複数の出力ポート４へ各分割データを
出力するＲＯＭデータ確認用回路。
Description
【０００１】
【発明の属する技術分野】この発明は、１つまたは複数
個のＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）内に
データが正しく書き込まれたか否かを検査するＲＯＭデ
ータ確認用回路に関するものである。
個のＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）内に
データが正しく書き込まれたか否かを検査するＲＯＭデ
ータ確認用回路に関するものである。
【０００２】
【従来の技術】図９は、従来のＲＯＭデータ確認用回路
を示すブロック図であり、図において、９１はプログラ
ムやデータ等を格納するＲｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ（ＲＯＭ）、９４はアドレスやデータを出力する出
力ポート、９３はこれらのＲＯＭ９１、出力ポート９４
の動作を制御する中央処理装置（ＣＰＵ）である。
を示すブロック図であり、図において、９１はプログラ
ムやデータ等を格納するＲｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ（ＲＯＭ）、９４はアドレスやデータを出力する出
力ポート、９３はこれらのＲＯＭ９１、出力ポート９４
の動作を制御する中央処理装置（ＣＰＵ）である。
【０００３】次に動作について説明する。図１０は、図
９に示す従来のＲＯＭデータ確認用回路の動作を示すフ
ローチャートである。従来では、ユーザプログラムやデ
ータ等がＲＯＭ９１内に正しく書き込まれているか否か
をチェックする場合は、以下のようなテストを実施して
いた。
９に示す従来のＲＯＭデータ確認用回路の動作を示すフ
ローチャートである。従来では、ユーザプログラムやデ
ータ等がＲＯＭ９１内に正しく書き込まれているか否か
をチェックする場合は、以下のようなテストを実施して
いた。
【０００４】先ず、ＣＰＵ９３がプログラム命令である
ＭＯＶ命令を実行して、ＲＯＭ９１内に格納されている
データをバイト単位で読み出した後、読み出したデータ
を出力ポート９４を介して外部装置（図示せず）へ出力
する（ステップＳＴ１０２）。次に、読み出したデータ
と予め設定されている期待値とを比較し（ステップＳＴ
１０３）、比較結果が一致するか否かによりＲＯＭ９１
内にデータが正しく書き込まれているか否かを判断す
る。そして、ＲＯＭ９１内に格納されている全てのデー
タの読み出しおよび期待値との比較が完了すると（ステ
ップＳＴ１０４）、ＲＯＭ９１内のデータのテストは終
了する。
ＭＯＶ命令を実行して、ＲＯＭ９１内に格納されている
データをバイト単位で読み出した後、読み出したデータ
を出力ポート９４を介して外部装置（図示せず）へ出力
する（ステップＳＴ１０２）。次に、読み出したデータ
と予め設定されている期待値とを比較し（ステップＳＴ
１０３）、比較結果が一致するか否かによりＲＯＭ９１
内にデータが正しく書き込まれているか否かを判断す
る。そして、ＲＯＭ９１内に格納されている全てのデー
タの読み出しおよび期待値との比較が完了すると（ステ
ップＳＴ１０４）、ＲＯＭ９１内のデータのテストは終
了する。
【０００５】
【発明が解決しようとする課題】従来のＲＯＭデータ確
認用回路は以上のように構成されているので、一度にＲ
ＯＭ９１から読み出せるデータのサイズが小さく、この
ためテストに必要とする時間が長いという課題があっ
た。換言すると、プログラムの命令を逐次実行してＲＯ
Ｍ９１内のデータを読み出していたので、ＲＯＭ９１か
ら一度で読み出せるデータサイズは小さく、結果として
テストに必要とする時間が長いという課題があった。そ
して、現在においてもＲＯＭ９１の容量はさらに増大す
る傾向にあり、ＲＯＭ９１内に格納するユーザプログラ
ムやプログラムの実行に必要なデータ量も同様に増大
し、ＲＯＭ９１内に格納されたデータの内容を確認する
テストに必要とされる時間が増大するという課題があっ
た。さらに、ＲＯＭ９１内に格納されたデータをテスト
するためのプログラム容量も増大し、従ってテストベク
タの数も増加し、テストに要する時間も増大するという
課題があった。
認用回路は以上のように構成されているので、一度にＲ
ＯＭ９１から読み出せるデータのサイズが小さく、この
ためテストに必要とする時間が長いという課題があっ
た。換言すると、プログラムの命令を逐次実行してＲＯ
Ｍ９１内のデータを読み出していたので、ＲＯＭ９１か
ら一度で読み出せるデータサイズは小さく、結果として
テストに必要とする時間が長いという課題があった。そ
して、現在においてもＲＯＭ９１の容量はさらに増大す
る傾向にあり、ＲＯＭ９１内に格納するユーザプログラ
ムやプログラムの実行に必要なデータ量も同様に増大
し、ＲＯＭ９１内に格納されたデータの内容を確認する
テストに必要とされる時間が増大するという課題があっ
た。さらに、ＲＯＭ９１内に格納されたデータをテスト
するためのプログラム容量も増大し、従ってテストベク
タの数も増加し、テストに要する時間も増大するという
課題があった。
【０００６】この発明は、上記のような課題を解決する
ためになされたもので、ＲＯＭ内にデータが正しく書き
込まれているかを検査するテストを、高速で確実に実行
可能なＲＯＭデータ確認用回路を得ることを目的とす
る。
ためになされたもので、ＲＯＭ内にデータが正しく書き
込まれているかを検査するテストを、高速で確実に実行
可能なＲＯＭデータ確認用回路を得ることを目的とす
る。
【０００７】また、この発明は、ＲＯＭ内に書き込まれ
ているデータ確認用のプログラムのサイズを縮小する、
即ち、テストベクタ数を削減し、テスト時間を削減可能
なＲＯＭデータ確認用回路を得ることを目的とする。
ているデータ確認用のプログラムのサイズを縮小する、
即ち、テストベクタ数を削減し、テスト時間を削減可能
なＲＯＭデータ確認用回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るＲＯＭデ
ータ確認用回路は、ＣＰＵがアドレスバスおよびデータ
バスのバス使用権を放棄した場合、制御手段が、ＲＯＭ
内に書き込まれたデータを直接読み出し、読み出した前
記データを複数個の分割データに分割し、前記分割デー
タの各々の出力先を指定する複数のアドレスを生成し、
次に、前記制御手段で生成された前記複数のアドレスの
各々に対応して設けられた複数の出力ポートが、前記制
御手段から出力された前記分割データを入力し外部へ出
力して、高速でＲＯＭ内のデータを読み出し、ＲＯＭ内
に書き込まれたデータの正当性を検査し、結果としてテ
ストベクタを削減しかつテスト時間を削減するものであ
る。
ータ確認用回路は、ＣＰＵがアドレスバスおよびデータ
バスのバス使用権を放棄した場合、制御手段が、ＲＯＭ
内に書き込まれたデータを直接読み出し、読み出した前
記データを複数個の分割データに分割し、前記分割デー
タの各々の出力先を指定する複数のアドレスを生成し、
次に、前記制御手段で生成された前記複数のアドレスの
各々に対応して設けられた複数の出力ポートが、前記制
御手段から出力された前記分割データを入力し外部へ出
力して、高速でＲＯＭ内のデータを読み出し、ＲＯＭ内
に書き込まれたデータの正当性を検査し、結果としてテ
ストベクタを削減しかつテスト時間を削減するものであ
る。
【０００９】この発明に係るＲＯＭデータ確認用回路で
は、ＣＰＵのアドレスバスおよびデータバスのバス使用
権を放棄するための制御データを設定するバス権放棄設
定用レジスタをさらに備え、また制御手段はＤＭＡＣで
あり、前記バス権放棄設定用レジスタ内に前記制御デー
タが設定された場合、前記ＤＭＡＣはＲＯＭからデータ
を読み出すものである。
は、ＣＰＵのアドレスバスおよびデータバスのバス使用
権を放棄するための制御データを設定するバス権放棄設
定用レジスタをさらに備え、また制御手段はＤＭＡＣで
あり、前記バス権放棄設定用レジスタ内に前記制御デー
タが設定された場合、前記ＤＭＡＣはＲＯＭからデータ
を読み出すものである。
【００１０】この発明に係るＲＯＭデータ確認用回路で
は、出力ポートのそれぞれに対応したアドレスを生成す
るアドレスポインタをさらに備え、また制御手段はＤＭ
ＡＣであり、前記ＤＭＡＣから出力される複数個の分割
データは、前記アドレスポインタで生成された前記アド
レスにより指定された各出力ポートへ出力されるもので
ある。
は、出力ポートのそれぞれに対応したアドレスを生成す
るアドレスポインタをさらに備え、また制御手段はＤＭ
ＡＣであり、前記ＤＭＡＣから出力される複数個の分割
データは、前記アドレスポインタで生成された前記アド
レスにより指定された各出力ポートへ出力されるもので
ある。
【００１１】この発明に係るＲＯＭデータ確認用回路で
は、制御手段が、第１制御手段、第２制御手段、および
前記第１制御手段と前記第２制御手段との間に設けられ
たレジスタから構成され、ＲＯＭデータ確認用回路は、
前記第１制御手段と前記第２制御手段との動作の同期を
とるＤＭＡＣ同期回路をさらに備え、前記ＤＭＡＣ同期
回路の制御により前記第１制御手段および前記第２制御
手段は同期をとりながら、前記第１制御手段はＲＯＭ内
に格納されているデータのアドレスを指定して前記デー
タを読み出し、読み出した前記データを前記レジスタへ
出力し、前記第２制御手段は前記レジスタ内に格納され
ている前記データを分割して複数個の分割データを生成
し、かつ複数の出力ポートの各々のアドレスを生成し、
前記分割データを前記アドレスで指定される前記各出力
ポートへ出力するものである。
は、制御手段が、第１制御手段、第２制御手段、および
前記第１制御手段と前記第２制御手段との間に設けられ
たレジスタから構成され、ＲＯＭデータ確認用回路は、
前記第１制御手段と前記第２制御手段との動作の同期を
とるＤＭＡＣ同期回路をさらに備え、前記ＤＭＡＣ同期
回路の制御により前記第１制御手段および前記第２制御
手段は同期をとりながら、前記第１制御手段はＲＯＭ内
に格納されているデータのアドレスを指定して前記デー
タを読み出し、読み出した前記データを前記レジスタへ
出力し、前記第２制御手段は前記レジスタ内に格納され
ている前記データを分割して複数個の分割データを生成
し、かつ複数の出力ポートの各々のアドレスを生成し、
前記分割データを前記アドレスで指定される前記各出力
ポートへ出力するものである。
【００１２】この発明に係るＲＯＭデータ確認用回路で
は、制御手段は専用アドレスカウンタであり、ＲＯＭは
複数のＲＯＭから構成され、前記複数のＲＯＭのそれぞ
れからデータを読み出し、読み出した前記データを対応
する出力ポートへ出力するための専用アドレスバスおよ
び専用データバスをさらに備え、前記専用アドレスカウ
ンタは、前記複数のＲＯＭ内のデータを指定するアドレ
スを生成し前記専用アドレスバスを介して前記複数のＲ
ＯＭへ出力し、前記複数のＲＯＭから読み出した前記デ
ータを、前記専用データバスを介してそれぞれ対応する
前記出力ポートへ出力させるものである。
は、制御手段は専用アドレスカウンタであり、ＲＯＭは
複数のＲＯＭから構成され、前記複数のＲＯＭのそれぞ
れからデータを読み出し、読み出した前記データを対応
する出力ポートへ出力するための専用アドレスバスおよ
び専用データバスをさらに備え、前記専用アドレスカウ
ンタは、前記複数のＲＯＭ内のデータを指定するアドレ
スを生成し前記専用アドレスバスを介して前記複数のＲ
ＯＭへ出力し、前記複数のＲＯＭから読み出した前記デ
ータを、前記専用データバスを介してそれぞれ対応する
前記出力ポートへ出力させるものである。
【００１３】この発明に係るＲＯＭデータ確認用回路で
は、ＲＯＭが複数のＲＯＭから構成され、制御手段はＣ
ＰＵであり、前記複数のＲＯＭのそれぞれからデータを
読み出し、読み出した前記データを対応する出力ポート
へ出力するための専用アドレスバスおよび専用データバ
スをさらに備え、前記ＣＰＵ内のプログラムカウンタ
は、前記複数のＲＯＭ内のデータを指定するアドレスを
生成し、前記ＣＰＵは生成された前記アドレスを前記専
用アドレスバスを介して前記複数のＲＯＭへ出力し、前
記複数のＲＯＭから読み出された前記データを、前記専
用データバスを介して、それぞれ対応する前記出力ポー
トへ出力させるものである。
は、ＲＯＭが複数のＲＯＭから構成され、制御手段はＣ
ＰＵであり、前記複数のＲＯＭのそれぞれからデータを
読み出し、読み出した前記データを対応する出力ポート
へ出力するための専用アドレスバスおよび専用データバ
スをさらに備え、前記ＣＰＵ内のプログラムカウンタ
は、前記複数のＲＯＭ内のデータを指定するアドレスを
生成し、前記ＣＰＵは生成された前記アドレスを前記専
用アドレスバスを介して前記複数のＲＯＭへ出力し、前
記複数のＲＯＭから読み出された前記データを、前記専
用データバスを介して、それぞれ対応する前記出力ポー
トへ出力させるものである。
【００１４】この発明に係るＲＯＭデータ確認用回路で
は、専用アドレスカウンタは、複数のＲＯＭ内のそれぞ
れに格納されているデータを指定する複数のアドレスを
同時に生成し、前記複数のＲＯＭから前記データを同時
に読み出し、前記専用データバスを介して、それぞれ対
応する複数のポートへ同時に出力させるものである。
は、専用アドレスカウンタは、複数のＲＯＭ内のそれぞ
れに格納されているデータを指定する複数のアドレスを
同時に生成し、前記複数のＲＯＭから前記データを同時
に読み出し、前記専用データバスを介して、それぞれ対
応する複数のポートへ同時に出力させるものである。
【００１５】この発明に係るＲＯＭデータ確認用回路で
は、制御手段はＲＯＭのアドレスを指定するアドレス補
間用ポインタであり、前記アドレス補間用ポインタは、
前記ＲＯＭ内のあるデータを指定するアドレスを入力す
ると、入力した前記アドレスを基にして前記ＲＯＭ内の
他のデータを指定するアドレスを順次生成し、生成され
た前記複数のアドレスに対応する前記ＲＯＭ内のデータ
を、複数の出力ポートへ出力するものである。
は、制御手段はＲＯＭのアドレスを指定するアドレス補
間用ポインタであり、前記アドレス補間用ポインタは、
前記ＲＯＭ内のあるデータを指定するアドレスを入力す
ると、入力した前記アドレスを基にして前記ＲＯＭ内の
他のデータを指定するアドレスを順次生成し、生成され
た前記複数のアドレスに対応する前記ＲＯＭ内のデータ
を、複数の出力ポートへ出力するものである。
【００１６】この発明に係るＲＯＭデータ確認用回路で
は、指定されたアドレスによりＲＯＭ内から読み出され
たデータを格納するレジスタ１と、前回の読み出し動作
で読み出されたデータを格納するレジスタ２と、前記レ
ジスタ１および前記レジスタ２内に格納された前記デー
タを比較し、前記データのチェックサムを生成するＡＬ
Ｕとを備えたものである。
は、指定されたアドレスによりＲＯＭ内から読み出され
たデータを格納するレジスタ１と、前回の読み出し動作
で読み出されたデータを格納するレジスタ２と、前記レ
ジスタ１および前記レジスタ２内に格納された前記デー
タを比較し、前記データのチェックサムを生成するＡＬ
Ｕとを備えたものである。
【００１７】この発明に係るＲＯＭデータ確認用回路で
は、レジスタ１，レジスタ２、およびＡＬＵを１つの命
令でアクセスし、前記レジスタ１および前記レジスタ２
内に格納されているデータのチェックサムを前記ＡＬＵ
に生成させるための命令をマイクロコードとして備えて
いるものである。
は、レジスタ１，レジスタ２、およびＡＬＵを１つの命
令でアクセスし、前記レジスタ１および前記レジスタ２
内に格納されているデータのチェックサムを前記ＡＬＵ
に生成させるための命令をマイクロコードとして備えて
いるものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
ＲＯＭデータ確認用回路を示すブロック図であり、図に
おいて、１はプログラムやデータ等を格納するＲｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）、２はダイレクト
・メモリ・アクセス・コントローラ（ＤＭＡＣ、制御手
段）、４はアドレスやデータを出力する出力ポート、３
は入出力ポート４等の動作を制御する中央処理装置（Ｃ
ＰＵ）、５は汎用アドレスバス（アドレスバス）、６は
汎用データバス（データバス）、７はアドレスバス５、
データバス６をＣＰＵ３が使用しないようにするための
バス権放棄設定レジスタ、８はＣＰＵ３がデータバス６
を使用しないようにバス権放棄設定レジスタ７内に制御
データを設定するＲＯＭデータテストモードエントリ回
路である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
ＲＯＭデータ確認用回路を示すブロック図であり、図に
おいて、１はプログラムやデータ等を格納するＲｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ（ＲＯＭ）、２はダイレクト
・メモリ・アクセス・コントローラ（ＤＭＡＣ、制御手
段）、４はアドレスやデータを出力する出力ポート、３
は入出力ポート４等の動作を制御する中央処理装置（Ｃ
ＰＵ）、５は汎用アドレスバス（アドレスバス）、６は
汎用データバス（データバス）、７はアドレスバス５、
データバス６をＣＰＵ３が使用しないようにするための
バス権放棄設定レジスタ、８はＣＰＵ３がデータバス６
を使用しないようにバス権放棄設定レジスタ７内に制御
データを設定するＲＯＭデータテストモードエントリ回
路である。
【００１９】実施の形態１のＲＯＭデータ確認用回路
は、ＣＰＵ３が、アドレスバス５およびデータバス６の
使用を放棄するように設定するためのバス権放棄設定レ
ジスタ７を設け、このバス権放棄設定レジスタ７内にバ
ス権放棄に対応する値を設定し、各アドレスバス５およ
びデータバス６をＤＭＡＣ２が優先して使用すること
で、ＲＯＭ１内に格納されたデータを分割して高速で複
数の出力ポート４へ出力し、これによりＲＯＭ１内のデ
ータのテストを高速に実行するものである。
は、ＣＰＵ３が、アドレスバス５およびデータバス６の
使用を放棄するように設定するためのバス権放棄設定レ
ジスタ７を設け、このバス権放棄設定レジスタ７内にバ
ス権放棄に対応する値を設定し、各アドレスバス５およ
びデータバス６をＤＭＡＣ２が優先して使用すること
で、ＲＯＭ１内に格納されたデータを分割して高速で複
数の出力ポート４へ出力し、これによりＲＯＭ１内のデ
ータのテストを高速に実行するものである。
【００２０】次に動作について説明する。ＲＯＭ１内の
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストをする場合、先
ず、ＲＯＭデータテストモードエントリ回路８が、バス
権放棄設定レジスタ７内に、ＣＰＵ３のバス使用権の放
棄を指示する制御データを設定する。これにより、ＣＰ
Ｕ３は、データバス６を使用しない状態に設定され、Ｄ
ＭＡＣ２は、アドレスバス５およびデータバス６を優先
して使用できる。
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストをする場合、先
ず、ＲＯＭデータテストモードエントリ回路８が、バス
権放棄設定レジスタ７内に、ＣＰＵ３のバス使用権の放
棄を指示する制御データを設定する。これにより、ＣＰ
Ｕ３は、データバス６を使用しない状態に設定され、Ｄ
ＭＡＣ２は、アドレスバス５およびデータバス６を優先
して使用できる。
【００２１】次に、ＤＭＡＣ２は、データバス６に対応
した、例えば３２ビットのデータ、あるいは６４ビット
のデータのアドレスを指定して、ＲＯＭ１からデータを
読み出し、さらに、各出力ポート４を指定するアドレス
をアドレスバス５へ出力する。また、ＤＭＡＣ２は、読
み出したデータを所定ビットに分割し複数の分割データ
を生成する。これにより、アドレスで指定された各出力
ポート４へ、ＲＯＭ１から読み出されたデータが、例え
ば、４ビット毎の分割データとして出力される。
した、例えば３２ビットのデータ、あるいは６４ビット
のデータのアドレスを指定して、ＲＯＭ１からデータを
読み出し、さらに、各出力ポート４を指定するアドレス
をアドレスバス５へ出力する。また、ＤＭＡＣ２は、読
み出したデータを所定ビットに分割し複数の分割データ
を生成する。これにより、アドレスで指定された各出力
ポート４へ、ＲＯＭ１から読み出されたデータが、例え
ば、４ビット毎の分割データとして出力される。
【００２２】尚、上記した実施の形態１の構成では、Ｒ
ＯＭデータテストモードエントリ回路８が、バス権放棄
設定レジスタ７へ制御データを設定したが、例えば、Ｒ
ＯＭデータテストモードエントリ回路８の機能をＤＭＡ
Ｃ２が備え、ＤＭＡＣ２が、バス権放棄設定用レジスタ
７へ制御データを設定する構成にしてもよい。
ＯＭデータテストモードエントリ回路８が、バス権放棄
設定レジスタ７へ制御データを設定したが、例えば、Ｒ
ＯＭデータテストモードエントリ回路８の機能をＤＭＡ
Ｃ２が備え、ＤＭＡＣ２が、バス権放棄設定用レジスタ
７へ制御データを設定する構成にしてもよい。
【００２３】以上のように、この実施の形態１によれ
ば、バス権放棄設定レジスタ７を設け、例えば、ＲＯＭ
データテストモードエントリ回路８、あるいはＤＭＡＣ
２が、ＣＰＵ３のバス使用権を放棄するための制御デー
タをバス権放棄設定レジスタ７へ設定し、ＤＭＡＣ２が
ＲＯＭ１から直接にデータを読み出し、各出力ポート４
へ読み出したデータを分割して出力するので、ＲＯＭ１
内に書き込まれたデータのテストを高速で確実に実行す
ることができ、また、ＣＰＵ３が命令を実行してＲＯＭ
１内のデータを読み出す従来例と比較して、テストプロ
グラムのサイズを縮小することができる。
ば、バス権放棄設定レジスタ７を設け、例えば、ＲＯＭ
データテストモードエントリ回路８、あるいはＤＭＡＣ
２が、ＣＰＵ３のバス使用権を放棄するための制御デー
タをバス権放棄設定レジスタ７へ設定し、ＤＭＡＣ２が
ＲＯＭ１から直接にデータを読み出し、各出力ポート４
へ読み出したデータを分割して出力するので、ＲＯＭ１
内に書き込まれたデータのテストを高速で確実に実行す
ることができ、また、ＣＰＵ３が命令を実行してＲＯＭ
１内のデータを読み出す従来例と比較して、テストプロ
グラムのサイズを縮小することができる。
【００２４】実施の形態２．図２は、この発明の実施の
形態２によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、９は各出力ポート４を指定するた
めのアドレスを、アドレスバス５へ出力するためのアド
レスポインタである。尚、その他の構成要素は、実施の
形態１のものと同じなので、同一の符号を用いて、それ
らの説明をここでは省略する。
形態２によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、９は各出力ポート４を指定するた
めのアドレスを、アドレスバス５へ出力するためのアド
レスポインタである。尚、その他の構成要素は、実施の
形態１のものと同じなので、同一の符号を用いて、それ
らの説明をここでは省略する。
【００２５】次に動作について説明する。ＲＯＭ１内の
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストを実施する場
合、ＲＯＭデータテストモードエントリ回路８が、バス
権放棄設定用レジスタ７内にバスの使用権を放棄するこ
とを指示する制御データを設定する。これにより、ＣＰ
Ｕ３はデータバス６の使用を放棄した状態に設定され、
ＤＭＡＣ２はアドレスバス５およびデータバス６を優先
して使用できる。
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストを実施する場
合、ＲＯＭデータテストモードエントリ回路８が、バス
権放棄設定用レジスタ７内にバスの使用権を放棄するこ
とを指示する制御データを設定する。これにより、ＣＰ
Ｕ３はデータバス６の使用を放棄した状態に設定され、
ＤＭＡＣ２はアドレスバス５およびデータバス６を優先
して使用できる。
【００２６】次に、ＲＯＭデータテストモードエントリ
回路８は、各出力ポート４を指定するためのアドレスの
初期値をアドレスポインタ９へ設定する。次に、ＤＭＡ
Ｃ２は、ＲＯＭ１から、例えば、データバス６に対応し
た３２ビットのデータ、あるいは６４ビットのデータの
アドレスを指定してデータを読み出す。アドレスポイン
タ９は、ＲＯＭデータテストモードエントリ回路８によ
り設定された初期値をカウントアップして、各出力ポー
ト４を指定する各アドレスを生成し、アドレスバス５へ
出力する。これにより、アドレスで指定された各出力ポ
ート４へＲＯＭ１から読み出されたデータが、例えば、
４ビット毎のデータが出力される。
回路８は、各出力ポート４を指定するためのアドレスの
初期値をアドレスポインタ９へ設定する。次に、ＤＭＡ
Ｃ２は、ＲＯＭ１から、例えば、データバス６に対応し
た３２ビットのデータ、あるいは６４ビットのデータの
アドレスを指定してデータを読み出す。アドレスポイン
タ９は、ＲＯＭデータテストモードエントリ回路８によ
り設定された初期値をカウントアップして、各出力ポー
ト４を指定する各アドレスを生成し、アドレスバス５へ
出力する。これにより、アドレスで指定された各出力ポ
ート４へＲＯＭ１から読み出されたデータが、例えば、
４ビット毎のデータが出力される。
【００２７】尚、上記した実施の形態２の構成では、Ｒ
ＯＭデータテストモードエントリ回路８が、バス権放棄
設定用レジスタ７へ制御データを設定し、アドレスポイ
ンタ９へアドレスの初期値を設定したが、例えば、ＤＭ
ＡＣ２が同様の機能を備える構成にしてもよい。
ＯＭデータテストモードエントリ回路８が、バス権放棄
設定用レジスタ７へ制御データを設定し、アドレスポイ
ンタ９へアドレスの初期値を設定したが、例えば、ＤＭ
ＡＣ２が同様の機能を備える構成にしてもよい。
【００２８】以上のように、この実施の形態２によれ
ば、バス権放棄設定用レジスタ７およびアドレスポイン
タ９を設け、例えば、ＲＯＭデータテストモードエント
リ回路８あるいは、ＤＭＡＣ２が、ＣＰＵ３のバス使用
権を放棄するための制御データをバス権放棄設定用レジ
スタ７へ設定し、かつアドレスの初期値をアドレスポイ
ンタ９へ設定し、ＤＭＡＣ２がＲＯＭ１から直接にデー
タを読み出し、複数の出力ポート４へ読み出して、一度
に多くのデータを期待値と比較できるので、ＲＯＭ１内
に書き込まれたデータのテストを高速で確実に実行する
ことができ、また、ＣＰＵ３が命令を実行してＲＯＭ１
内のデータを読み出す従来例と比較して、テストプログ
ラムを縮小することができる。
ば、バス権放棄設定用レジスタ７およびアドレスポイン
タ９を設け、例えば、ＲＯＭデータテストモードエント
リ回路８あるいは、ＤＭＡＣ２が、ＣＰＵ３のバス使用
権を放棄するための制御データをバス権放棄設定用レジ
スタ７へ設定し、かつアドレスの初期値をアドレスポイ
ンタ９へ設定し、ＤＭＡＣ２がＲＯＭ１から直接にデー
タを読み出し、複数の出力ポート４へ読み出して、一度
に多くのデータを期待値と比較できるので、ＲＯＭ１内
に書き込まれたデータのテストを高速で確実に実行する
ことができ、また、ＣＰＵ３が命令を実行してＲＯＭ１
内のデータを読み出す従来例と比較して、テストプログ
ラムを縮小することができる。
【００２９】実施の形態３．図３は、この発明の実施の
形態３によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１０，１１は簡易のダイレクト・
メモリ・アクセス・コントローラ（第１制御手段、第２
制御手段）であり、以下では簡易ＤＭＡＣ１０，１１と
呼ぶ。これらの簡易ＤＭＡＣ１０，１１の機能は、実施
の形態１，実施の形態２で用いたＤＭＡＣ２と異なる。
例えば、実施の形態１のＲＯＭデータ確認用回路で使用
されているＤＭＡＣ２は、ＲＯＭ１内のデータのアドレ
スを指定し、かつ、複数の出力ポート４のアドレスを指
定する機能を備えている。
形態３によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１０，１１は簡易のダイレクト・
メモリ・アクセス・コントローラ（第１制御手段、第２
制御手段）であり、以下では簡易ＤＭＡＣ１０，１１と
呼ぶ。これらの簡易ＤＭＡＣ１０，１１の機能は、実施
の形態１，実施の形態２で用いたＤＭＡＣ２と異なる。
例えば、実施の形態１のＲＯＭデータ確認用回路で使用
されているＤＭＡＣ２は、ＲＯＭ１内のデータのアドレ
スを指定し、かつ、複数の出力ポート４のアドレスを指
定する機能を備えている。
【００３０】一方、実施の形態３の簡易ＤＭＡＣ１０
は、ＲＯＭ１内に格納されているデータのアドレスのみ
指定してデータを読み出すことが可能であり、簡易ＤＭ
ＡＣ１１は、例えば、出力ポート４のアドレスの指定の
みが可能である。１３は、２つの簡易ＤＭＡＣ１０，１
１の動作の同期をとるＤＭＡＣ同期回路である。１２は
レジスタであり、ＲＯＭ１から読み出したデータを一時
的に格納するバッファであり、ＤＭＡＣ同期回路１３に
よる制御に基づく簡易ＤＭＡＣ１０，１１の同期動作の
タイミングのずれから引き起こされる誤動作を防止する
ためのものである。尚、その他の構成要素は、実施の形
態１のものと同じなので、同一の符号を用いて、それら
の説明をここでは省略する。
は、ＲＯＭ１内に格納されているデータのアドレスのみ
指定してデータを読み出すことが可能であり、簡易ＤＭ
ＡＣ１１は、例えば、出力ポート４のアドレスの指定の
みが可能である。１３は、２つの簡易ＤＭＡＣ１０，１
１の動作の同期をとるＤＭＡＣ同期回路である。１２は
レジスタであり、ＲＯＭ１から読み出したデータを一時
的に格納するバッファであり、ＤＭＡＣ同期回路１３に
よる制御に基づく簡易ＤＭＡＣ１０，１１の同期動作の
タイミングのずれから引き起こされる誤動作を防止する
ためのものである。尚、その他の構成要素は、実施の形
態１のものと同じなので、同一の符号を用いて、それら
の説明をここでは省略する。
【００３１】次に動作について説明する。ＲＯＭ１内の
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストを実施する場
合、先ず、簡易ＤＭＡＣ１０は、ＲＯＭ１から読み出す
データのアドレスを指定する。次に、ＤＭＡＣ同期回路
１３を用いて２つの簡易ＤＭＡＣ１０，１１の動作を同
期動作させ、簡易ＤＭＡＣ１０で読み出したデータをレ
ジスタ１２内に一時的に格納する。次に、簡易ＤＭＡＣ
１１が、複数の出力ポート４のアドレスを指定して、レ
ジスタ１２内に格納されている、ＲＯＭ１から読み出さ
れたデータを各出力ポート４へ出力する。
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストを実施する場
合、先ず、簡易ＤＭＡＣ１０は、ＲＯＭ１から読み出す
データのアドレスを指定する。次に、ＤＭＡＣ同期回路
１３を用いて２つの簡易ＤＭＡＣ１０，１１の動作を同
期動作させ、簡易ＤＭＡＣ１０で読み出したデータをレ
ジスタ１２内に一時的に格納する。次に、簡易ＤＭＡＣ
１１が、複数の出力ポート４のアドレスを指定して、レ
ジスタ１２内に格納されている、ＲＯＭ１から読み出さ
れたデータを各出力ポート４へ出力する。
【００３２】以上のように、この実施の形態３によれ
ば、実施の形態１および実施の形態２のＲＯＭデータ確
認用回路と同様に、ＲＯＭ１から一度に複数バイトのデ
ータを読み出し、期待値との比較を可能してテストの高
速化とプログラムの縮小を可能にし、かつ簡易ＤＭＡＣ
１０，１１は、実施の形態１，実施の形態２のＤＭＡＣ
２と比較して、構成が簡単なので、ＲＯＭデータ確認用
回路のレイアウト面積を縮小することができる。
ば、実施の形態１および実施の形態２のＲＯＭデータ確
認用回路と同様に、ＲＯＭ１から一度に複数バイトのデ
ータを読み出し、期待値との比較を可能してテストの高
速化とプログラムの縮小を可能にし、かつ簡易ＤＭＡＣ
１０，１１は、実施の形態１，実施の形態２のＤＭＡＣ
２と比較して、構成が簡単なので、ＲＯＭデータ確認用
回路のレイアウト面積を縮小することができる。
【００３３】実施の形態４．図４は、この発明の実施の
形態４によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１，１００はＲＯＭ、５０，５１
は各ＲＯＭ１，１００に対応した専用アドレスバス、６
０，６１は各ＲＯＭ１，１００に対応した専用データバ
スである。１４は、専用アドレスバス５０，５１のいず
れかを選択するための専用アドレスカウンタ（制御手
段）である。１５は、ＲＯＭ１，１００への接続を、汎
用のアドレスバス５、データバス６から、専用アドレス
バス５０，５１および専用データバス６０，６１へ切り
換える切換スイッチである。各ＲＯＭ１，１００と各出
力ポート４は、専用データバス６０，６１を介して１対
１に対応している。尚、その他の構成要素は、実施の形
態１のものと同じなので、同一の符号を用いて、それら
の説明をここでは省略する。
形態４によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１，１００はＲＯＭ、５０，５１
は各ＲＯＭ１，１００に対応した専用アドレスバス、６
０，６１は各ＲＯＭ１，１００に対応した専用データバ
スである。１４は、専用アドレスバス５０，５１のいず
れかを選択するための専用アドレスカウンタ（制御手
段）である。１５は、ＲＯＭ１，１００への接続を、汎
用のアドレスバス５、データバス６から、専用アドレス
バス５０，５１および専用データバス６０，６１へ切り
換える切換スイッチである。各ＲＯＭ１，１００と各出
力ポート４は、専用データバス６０，６１を介して１対
１に対応している。尚、その他の構成要素は、実施の形
態１のものと同じなので、同一の符号を用いて、それら
の説明をここでは省略する。
【００３４】次に動作について説明する。ＲＯＭ１，１
００内のデータを読み出し期待値と比較して、ＲＯＭ
１，１００内にデータが正しく書き込まれたか否かのテ
ストを実施する場合、専用アドレスカウンタ１４が、バ
ス切換信号を切換スイッチ１５へ出力して、テスト時に
汎用のデータバス６から専用データバス６０，６１へ切
り換える。また、専用のデータバス６０，６１を介し
て、各ＲＯＭ１，１００は、それぞれ対応する各出力ポ
ート４と１対１に接続されているので、専用アドレスカ
ウンタ１４が、バス切換信号を各切換スイッチ１５へ出
力し、これにより、各ＲＯＭ１，１００と対応する専用
データバス６０，６１が接続される。そして、専用アド
レスバス５０，５１を介して、専用アドレスカウンタ１
４から出力されるアドレスにより、ＲＯＭ１，１００内
に格納されているデータが読み出され、読み出されたデ
ータは、専用データバス６０，６１を介して対応する各
出力ポート４へ出力される。
００内のデータを読み出し期待値と比較して、ＲＯＭ
１，１００内にデータが正しく書き込まれたか否かのテ
ストを実施する場合、専用アドレスカウンタ１４が、バ
ス切換信号を切換スイッチ１５へ出力して、テスト時に
汎用のデータバス６から専用データバス６０，６１へ切
り換える。また、専用のデータバス６０，６１を介し
て、各ＲＯＭ１，１００は、それぞれ対応する各出力ポ
ート４と１対１に接続されているので、専用アドレスカ
ウンタ１４が、バス切換信号を各切換スイッチ１５へ出
力し、これにより、各ＲＯＭ１，１００と対応する専用
データバス６０，６１が接続される。そして、専用アド
レスバス５０，５１を介して、専用アドレスカウンタ１
４から出力されるアドレスにより、ＲＯＭ１，１００内
に格納されているデータが読み出され、読み出されたデ
ータは、専用データバス６０，６１を介して対応する各
出力ポート４へ出力される。
【００３５】以上のように、この実施の形態４によれ
ば、専用アドレスカウンタ１４と、切換スイッチ１５
と，各ＲＯＭ１，１００に対応した専用アドレスバス５
０，５１と、専用データバス６０，６１とを設けたの
で、複数のＲＯＭ１，１００から、それぞれ対応する出
力ポート４へ同時にデータを読み出し、期待値と比較を
することができるので、テストの高速化とプログラムの
サイズを縮小することができる。また、実施の形態４の
構成では、実施の形態１のＤＭＡＣ２等を必要としない
ので、実施の形態１，実施の形態２の場合と比較して、
簡単な構成となる。
ば、専用アドレスカウンタ１４と、切換スイッチ１５
と，各ＲＯＭ１，１００に対応した専用アドレスバス５
０，５１と、専用データバス６０，６１とを設けたの
で、複数のＲＯＭ１，１００から、それぞれ対応する出
力ポート４へ同時にデータを読み出し、期待値と比較を
することができるので、テストの高速化とプログラムの
サイズを縮小することができる。また、実施の形態４の
構成では、実施の形態１のＤＭＡＣ２等を必要としない
ので、実施の形態１，実施の形態２の場合と比較して、
簡単な構成となる。
【００３６】実施の形態５．図５は、この発明の実施の
形態５によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１６はＣＰＵ等の中央処理装置
（制御手段）であり、内部のプログラムカウンタは、Ｒ
ＯＭ１，１００のアドレスを指定する専用アドレスカウ
ンタとして使用される。このＣＰＵ１６は、切換スイッ
チ１５へのバス切換信号を生成し出力する。１７は、プ
ログラムカウンタ機能切換設定レジスタであり、外部装
置（図示せず）からモード信号を入力し、ＣＰＵ１６内
のプログラムカウンタ１６１をアドレスカウンタとして
使用するための制御信号をＣＰＵ１６へ出力する。尚、
その他の構成要素は、実施の形態４のものと同じなの
で、同一の符号を用いて、それらの説明をここでは省略
する。
形態５によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１６はＣＰＵ等の中央処理装置
（制御手段）であり、内部のプログラムカウンタは、Ｒ
ＯＭ１，１００のアドレスを指定する専用アドレスカウ
ンタとして使用される。このＣＰＵ１６は、切換スイッ
チ１５へのバス切換信号を生成し出力する。１７は、プ
ログラムカウンタ機能切換設定レジスタであり、外部装
置（図示せず）からモード信号を入力し、ＣＰＵ１６内
のプログラムカウンタ１６１をアドレスカウンタとして
使用するための制御信号をＣＰＵ１６へ出力する。尚、
その他の構成要素は、実施の形態４のものと同じなの
で、同一の符号を用いて、それらの説明をここでは省略
する。
【００３７】次に動作について説明する。ＲＯＭ１，１
００内のデータを読み出し期待値と比較して、ＲＯＭ
１，１００内にデータが正しく書き込まれたか否かのテ
ストを実施する場合、ＣＰＵ１６がテストプログラムを
実行する。これにより、ＣＰＵ１６は、プログラムカウ
ンタ機能切換設定レジスタ１７へ、ＣＰＵ１６内のプロ
グラムカウンタ１６１をアドレスカウンタとして使用す
る制御信号を書き込む。これにより、プログラムカウン
タ機能切換設定レジスタ１７は、ＣＰＵ１６内のプログ
ラムカウンタ１６１を、実施の形態４に示した専用アド
レスカウンタ１４として動作させる。その後の動作は、
実施の形態４と同じなので、ここでは説明を省略する。
００内のデータを読み出し期待値と比較して、ＲＯＭ
１，１００内にデータが正しく書き込まれたか否かのテ
ストを実施する場合、ＣＰＵ１６がテストプログラムを
実行する。これにより、ＣＰＵ１６は、プログラムカウ
ンタ機能切換設定レジスタ１７へ、ＣＰＵ１６内のプロ
グラムカウンタ１６１をアドレスカウンタとして使用す
る制御信号を書き込む。これにより、プログラムカウン
タ機能切換設定レジスタ１７は、ＣＰＵ１６内のプログ
ラムカウンタ１６１を、実施の形態４に示した専用アド
レスカウンタ１４として動作させる。その後の動作は、
実施の形態４と同じなので、ここでは説明を省略する。
【００３８】以上のように、この実施の形態５によれ
ば、実施の形態４で用いた専用アドレスカウンタ１４の
代わりに、ＣＰＵ１６とプログラムカウンタ機能切換設
定レジスタ１７とを用いたので、実施の形態４と同様
に、複数のＲＯＭ１，１００から、それぞれ対応する出
力ポート４へ同時にデータを読み出し、期待値と比較を
することができ、テストの高速化とプログラムを縮小す
ることができる。また、実施の形態５の構成では、実施
の形態４と同様にＤＭＡＣを必要としないので、実施の
形態１，実施の形態２の場合と比較して、簡単な構成と
なる。
ば、実施の形態４で用いた専用アドレスカウンタ１４の
代わりに、ＣＰＵ１６とプログラムカウンタ機能切換設
定レジスタ１７とを用いたので、実施の形態４と同様
に、複数のＲＯＭ１，１００から、それぞれ対応する出
力ポート４へ同時にデータを読み出し、期待値と比較を
することができ、テストの高速化とプログラムを縮小す
ることができる。また、実施の形態５の構成では、実施
の形態４と同様にＤＭＡＣを必要としないので、実施の
形態１，実施の形態２の場合と比較して、簡単な構成と
なる。
【００３９】実施の形態６．図６は、この発明の実施の
形態６によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１４１は専用アドレスカウンタ
（制御手段）であり、各ＲＯＭ１，１００へ送信するア
ドレスを同時に生成し、各ＲＯＭ１，１００へ切換スイ
ッチ１５、専用アドレスバス５０を経由して送信する。
従って、実施の形態６のＲＯＭデータ確認用回路の構成
は、実施の形態４の専用アドレスバス５０のみを必要と
し、専用アドレスバス５１を必要としない構成である。
専用アドレスカウンタ１４１、および専用アドレスバス
５０以外の構成要素は実施の形態４のものと同じもので
ある。
形態６によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１４１は専用アドレスカウンタ
（制御手段）であり、各ＲＯＭ１，１００へ送信するア
ドレスを同時に生成し、各ＲＯＭ１，１００へ切換スイ
ッチ１５、専用アドレスバス５０を経由して送信する。
従って、実施の形態６のＲＯＭデータ確認用回路の構成
は、実施の形態４の専用アドレスバス５０のみを必要と
し、専用アドレスバス５１を必要としない構成である。
専用アドレスカウンタ１４１、および専用アドレスバス
５０以外の構成要素は実施の形態４のものと同じもので
ある。
【００４０】次に動作について説明する。ＲＯＭ１，１
００内のデータを読み出し期待値とを比較して、ＲＯＭ
１，１００内にデータが正しく書き込まれたか否かのテ
ストを実施する場合、専用アドレスカウンタ１４１は、
各ＲＯＭ１，１００へ送信するアドレスを同時に生成
し、生成したアドレスを専用アドレスバス５０を経由し
て各ＲＯＭ１，１００へ同時に出力する。その後の動作
は、実施の形態４の場合と同様であるので、ここでは説
明を省略する。
００内のデータを読み出し期待値とを比較して、ＲＯＭ
１，１００内にデータが正しく書き込まれたか否かのテ
ストを実施する場合、専用アドレスカウンタ１４１は、
各ＲＯＭ１，１００へ送信するアドレスを同時に生成
し、生成したアドレスを専用アドレスバス５０を経由し
て各ＲＯＭ１，１００へ同時に出力する。その後の動作
は、実施の形態４の場合と同様であるので、ここでは説
明を省略する。
【００４１】以上のように、この実施の形態６によれ
ば、専用アドレスカウンタ１４１を設け、各ＲＯＭ１，
１００に送信するアドレスを同時に生成し送信するの
で、実施の形態４の効果に加えて、各ＲＯＭ１，１００
内に書き込まれているデータを同時にアクセスし、各出
力ポート４へ出力することができる。
ば、専用アドレスカウンタ１４１を設け、各ＲＯＭ１，
１００に送信するアドレスを同時に生成し送信するの
で、実施の形態４の効果に加えて、各ＲＯＭ１，１００
内に書き込まれているデータを同時にアクセスし、各出
力ポート４へ出力することができる。
【００４２】実施の形態７．図７は、この発明の実施の
形態７によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１８はＲＯＭ１内に書き込まれ格
納されているデータのアドレスが設定されるアドレス補
間用ポインタ（制御手段）、１９は、アドレス補間用ポ
インタ１８がアドレスをカウントアップする幅を設定す
る値を入力するアドレス入力ポート、５２はアドレス補
間用ポインタ１８から出力される各出力ポート４を指定
するアドレスを送信するアドレスバス、６２は、ＲＯＭ
１から読み出されたデータを、アドレス補間用ポインタ
１８が所定ビット毎に分割して各出力ポート４へ送信す
るためのデータバスである。尚、その他の構成要素は、
実施の形態１のものと同じなので、同一の符号を用い
て、それらの説明をここでは省略する。
形態７によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、１８はＲＯＭ１内に書き込まれ格
納されているデータのアドレスが設定されるアドレス補
間用ポインタ（制御手段）、１９は、アドレス補間用ポ
インタ１８がアドレスをカウントアップする幅を設定す
る値を入力するアドレス入力ポート、５２はアドレス補
間用ポインタ１８から出力される各出力ポート４を指定
するアドレスを送信するアドレスバス、６２は、ＲＯＭ
１から読み出されたデータを、アドレス補間用ポインタ
１８が所定ビット毎に分割して各出力ポート４へ送信す
るためのデータバスである。尚、その他の構成要素は、
実施の形態１のものと同じなので、同一の符号を用い
て、それらの説明をここでは省略する。
【００４３】次に動作について説明する。ＲＯＭ１内の
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストを実施する場
合、例えば、外部のテスタ（図示せず）からアドレス入
力ポート１９を経由して、アドレス補間用ポインタ１８
へＲＯＭ１内のデータを指すアドレスを設定する。次
に、アドレス補間用ポインタ１８は設定されたアドレス
を基に、所定の値でカウントアップして、アドレスを生
成し、ＲＯＭ１へ送信する。これにより、アドレスで指
定されたデータがＲＯＭ１から読み出され、アドレス補
間用ポインタ１８は、各出力ポート４のアドレスを指定
して、ＲＯＭ１から読み出したデータを、例えば、４ビ
ット毎に分割し、対応する各出力ポート４へ出力する。
その後の動作は、実施の形態１の場合と同様である。
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストを実施する場
合、例えば、外部のテスタ（図示せず）からアドレス入
力ポート１９を経由して、アドレス補間用ポインタ１８
へＲＯＭ１内のデータを指すアドレスを設定する。次
に、アドレス補間用ポインタ１８は設定されたアドレス
を基に、所定の値でカウントアップして、アドレスを生
成し、ＲＯＭ１へ送信する。これにより、アドレスで指
定されたデータがＲＯＭ１から読み出され、アドレス補
間用ポインタ１８は、各出力ポート４のアドレスを指定
して、ＲＯＭ１から読み出したデータを、例えば、４ビ
ット毎に分割し、対応する各出力ポート４へ出力する。
その後の動作は、実施の形態１の場合と同様である。
【００４４】以上のように、この実施の形態７によれ
ば、アドレス補間用ポインタ１８、アドレス入力ポート
１９、アドレスバス５２、データバス６２を設け、アド
レス補間用ポインタ１８がある一定のアドレス間隔でＲ
ＯＭ１内のデータを示すアドレスを入力し、入力したア
ドレスをカウントアップしてＲＯＭ１内のデータを指定
するアドレスを生成し、さらに、出力ポート４を選択す
るためのアドレスを高速で生成するので、ＲＯＭ１内に
書き込まれ格納されているデータを、複数の出力ポート
４へ同時に高速で出力する事ができ、テストプログラム
を実行するためのＣＰＵ等を組み込む必要はない。
ば、アドレス補間用ポインタ１８、アドレス入力ポート
１９、アドレスバス５２、データバス６２を設け、アド
レス補間用ポインタ１８がある一定のアドレス間隔でＲ
ＯＭ１内のデータを示すアドレスを入力し、入力したア
ドレスをカウントアップしてＲＯＭ１内のデータを指定
するアドレスを生成し、さらに、出力ポート４を選択す
るためのアドレスを高速で生成するので、ＲＯＭ１内に
書き込まれ格納されているデータを、複数の出力ポート
４へ同時に高速で出力する事ができ、テストプログラム
を実行するためのＣＰＵ等を組み込む必要はない。
【００４５】実施の形態８．図８は、この発明の実施の
形態８によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、２０，２１はそれぞれレジスタ
（レジスタ１、レジスタ２）である。２２は、ＲＯＭ１
から読み出されたデータに対するチェックサムを生成す
るための演算を行う演算処理装置（ＡＬＵ、演算手段）
である。このレジスタ２０，２１、ＡＬＵ２２は、例え
ば、実施の形態１のＣＰＵ３内に組み込まれているもの
を用いた構成でもよい。尚、その他の構成要素は、実施
の形態１のものと同じなので、同一の符号を用いて、そ
れらの説明をここでは省略する。
形態８によるＲＯＭデータ確認用回路を示すブロック図
であり、図において、２０，２１はそれぞれレジスタ
（レジスタ１、レジスタ２）である。２２は、ＲＯＭ１
から読み出されたデータに対するチェックサムを生成す
るための演算を行う演算処理装置（ＡＬＵ、演算手段）
である。このレジスタ２０，２１、ＡＬＵ２２は、例え
ば、実施の形態１のＣＰＵ３内に組み込まれているもの
を用いた構成でもよい。尚、その他の構成要素は、実施
の形態１のものと同じなので、同一の符号を用いて、そ
れらの説明をここでは省略する。
【００４６】次に動作について説明する。ＲＯＭ１内の
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストする場合、アド
レスバス５を経由してＲＯＭ１内のデータを示すアドレ
スを入力する。これにより、読み出されたＲＯＭ１内の
データは、レジスタ２０内に格納される。次に、前回読
み出されたＲＯＭ１のデータを格納しているレジスタ２
１内のデータとの間で、チェックサムを生成する演算を
ＡＬＵ２２が行う。演算結果は、外部へ出力されると共
に、レジスタ２１内へも格納される。ＡＬＵ２２が実行
するチェックサムを生成する演算を実行する命令は、プ
ロセッサの通常の一つの命令に対応するマイクロ命令の
集まりであるマイクロコード内にあり、情報処理システ
ムに組み込むことでＲＯＭデータ確認用プログラムのソ
ースコードを削減し、実行時間を削滅する。
データを読み出し期待値と比較して、ＲＯＭ１内にデー
タが正しく書き込まれたか否かのテストする場合、アド
レスバス５を経由してＲＯＭ１内のデータを示すアドレ
スを入力する。これにより、読み出されたＲＯＭ１内の
データは、レジスタ２０内に格納される。次に、前回読
み出されたＲＯＭ１のデータを格納しているレジスタ２
１内のデータとの間で、チェックサムを生成する演算を
ＡＬＵ２２が行う。演算結果は、外部へ出力されると共
に、レジスタ２１内へも格納される。ＡＬＵ２２が実行
するチェックサムを生成する演算を実行する命令は、プ
ロセッサの通常の一つの命令に対応するマイクロ命令の
集まりであるマイクロコード内にあり、情報処理システ
ムに組み込むことでＲＯＭデータ確認用プログラムのソ
ースコードを削減し、実行時間を削滅する。
【００４７】以上のように、この実施の形態８によれ
ば、レジスタ２０，レジスタ２１およびＡＬＵ２２を用
いて、ＲＯＭ１内から読み出されたデータのチェックサ
ムを生成する演算を実施することにより、ＲＯＭ１内の
データの内容を簡易にかつ高速にテストすることができ
る。また、チェックサムを生成する演算を起動する命令
をマイクロコードとして情報処理システムに組み込むこ
とで、ＲＯＭデータ確認用のテストプログラムのソース
コードを削減でき、テストプログラムの実行時間を削滅
できる。また、外部の高価なテスタを用いなくとも、Ｒ
ＯＭデータ確認用回路内のＡＬＵ２２を用いてＲＯＭ１
から読み出したデータをチェックできるので、ＲＯＭデ
ータ確認用回路を含む半導体チップ毎に、同時にテスト
を実施することが可能となり、テストに要する時間とコ
ストを削減することができる。
ば、レジスタ２０，レジスタ２１およびＡＬＵ２２を用
いて、ＲＯＭ１内から読み出されたデータのチェックサ
ムを生成する演算を実施することにより、ＲＯＭ１内の
データの内容を簡易にかつ高速にテストすることができ
る。また、チェックサムを生成する演算を起動する命令
をマイクロコードとして情報処理システムに組み込むこ
とで、ＲＯＭデータ確認用のテストプログラムのソース
コードを削減でき、テストプログラムの実行時間を削滅
できる。また、外部の高価なテスタを用いなくとも、Ｒ
ＯＭデータ確認用回路内のＡＬＵ２２を用いてＲＯＭ１
から読み出したデータをチェックできるので、ＲＯＭデ
ータ確認用回路を含む半導体チップ毎に、同時にテスト
を実施することが可能となり、テストに要する時間とコ
ストを削減することができる。
【００４８】
【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕがアドレスバスおよびデータバスのバス使用権を放棄
した場合、制御手段が、ＲＯＭ内に書き込まれたデータ
を直接に読み出し、読み出したデータを複数個の分割デ
ータに分割し、複数のアドレスを生成し、制御手段で生
成された複数のアドレスの各々に対応して設けられた複
数の出力ポートが、制御手段から出力された分割データ
を入力し外部へ出力するように構成したので、ＲＯＭ内
に書き込まれたデータのテストを高速で確実に実行する
ことができ、また、テストプログラムを縮小できる効果
がある。
Ｕがアドレスバスおよびデータバスのバス使用権を放棄
した場合、制御手段が、ＲＯＭ内に書き込まれたデータ
を直接に読み出し、読み出したデータを複数個の分割デ
ータに分割し、複数のアドレスを生成し、制御手段で生
成された複数のアドレスの各々に対応して設けられた複
数の出力ポートが、制御手段から出力された分割データ
を入力し外部へ出力するように構成したので、ＲＯＭ内
に書き込まれたデータのテストを高速で確実に実行する
ことができ、また、テストプログラムを縮小できる効果
がある。
【００４９】この発明によれば、ＣＰＵがアドレスバス
およびデータバスのバス使用権を放棄するための制御デ
ータを設定するバス権放棄設定用レジスタをさらに備
え、また制御手段はＤＭＡＣであり、バス権放棄設定用
レジスタ内に前記制御データが設定された場合、ＤＭＡ
ＣはＲＯＭからデータを直接読み出すように構成したの
で、ＲＯＭ内に書き込まれたデータのテストを高速で確
実に実行することができ、また、テストプログラムを縮
小できる効果がある。
およびデータバスのバス使用権を放棄するための制御デ
ータを設定するバス権放棄設定用レジスタをさらに備
え、また制御手段はＤＭＡＣであり、バス権放棄設定用
レジスタ内に前記制御データが設定された場合、ＤＭＡ
ＣはＲＯＭからデータを直接読み出すように構成したの
で、ＲＯＭ内に書き込まれたデータのテストを高速で確
実に実行することができ、また、テストプログラムを縮
小できる効果がある。
【００５０】この発明によれば、出力ポートのそれぞれ
に対応したアドレスを生成するアドレスポインタをさら
に備え、また制御手段はＤＭＡＣであり、ＤＭＡＣから
出力される複数個の分割データは、アドレスポインタで
生成されたアドレスにより指定された各出力ポートへ出
力されるように構成したので、アドレスポインタに初期
値を設定することで、アドレスをカウントアップして生
成することができ、ＲＯＭ内に書き込まれたデータのテ
ストを高速で確実に実行することができ、また、テスト
プログラムを縮小できる効果がある。
に対応したアドレスを生成するアドレスポインタをさら
に備え、また制御手段はＤＭＡＣであり、ＤＭＡＣから
出力される複数個の分割データは、アドレスポインタで
生成されたアドレスにより指定された各出力ポートへ出
力されるように構成したので、アドレスポインタに初期
値を設定することで、アドレスをカウントアップして生
成することができ、ＲＯＭ内に書き込まれたデータのテ
ストを高速で確実に実行することができ、また、テスト
プログラムを縮小できる効果がある。
【００５１】この発明によれば、制御手段が、第１制御
手段、第２制御手段、および第１制御手段と前記第２制
御手段との間に設けられたレジスタから構成され、ま
た、ＲＯＭデータ確認用回路は、第１制御手段と第２制
御手段との動作の同期をとるＤＭＡＣ同期回路をさらに
備え、ＤＭＡＣ同期回路により第１制御手段および第２
制御手段は同期をとりながら、第１制御手段はＲＯＭ内
に格納されているデータのアドレスを指定してデータを
読み出し、読み出したデータを前記レジスタへ出力し、
第２制御手段はレジスタ内に格納されているデータを分
割して複数個の分割データを生成し、かつ複数の出力ポ
ートの各々のアドレスを生成し、分割データをアドレス
で指定される各出力ポートへ出力するように構成したの
で、ＲＯＭ内に書き込まれたデータのテストを高速で確
実に実行し、テストプログラムを縮小でき、さらに簡易
ＤＭＡＣを使用しているので、ＤＭＡＣを用いた場合と
比較してレイアウト面積を縮小できる効果がある。
手段、第２制御手段、および第１制御手段と前記第２制
御手段との間に設けられたレジスタから構成され、ま
た、ＲＯＭデータ確認用回路は、第１制御手段と第２制
御手段との動作の同期をとるＤＭＡＣ同期回路をさらに
備え、ＤＭＡＣ同期回路により第１制御手段および第２
制御手段は同期をとりながら、第１制御手段はＲＯＭ内
に格納されているデータのアドレスを指定してデータを
読み出し、読み出したデータを前記レジスタへ出力し、
第２制御手段はレジスタ内に格納されているデータを分
割して複数個の分割データを生成し、かつ複数の出力ポ
ートの各々のアドレスを生成し、分割データをアドレス
で指定される各出力ポートへ出力するように構成したの
で、ＲＯＭ内に書き込まれたデータのテストを高速で確
実に実行し、テストプログラムを縮小でき、さらに簡易
ＤＭＡＣを使用しているので、ＤＭＡＣを用いた場合と
比較してレイアウト面積を縮小できる効果がある。
【００５２】この発明によれば、制御手段が専用アドレ
スカウンタであり、ＲＯＭは複数のＲＯＭからなり、さ
らに前記複数のＲＯＭのそれぞれからデータを読み出
し、読み出したデータを対応する出力ポートへ出力する
ための専用アドレスバスおよび専用データバスをさらに
備え、専用アドレスカウンタは、複数のＲＯＭ内のデー
タを指定するアドレスを生成し専用アドレスバスを介し
て複数のＲＯＭへ出力し、複数のＲＯＭから読み出され
たデータを、専用データバスを介して、それぞれ対応す
る出力ポートへ出力させるように構成したので、同時に
複数のポートへデータを出力できる効果がある。
スカウンタであり、ＲＯＭは複数のＲＯＭからなり、さ
らに前記複数のＲＯＭのそれぞれからデータを読み出
し、読み出したデータを対応する出力ポートへ出力する
ための専用アドレスバスおよび専用データバスをさらに
備え、専用アドレスカウンタは、複数のＲＯＭ内のデー
タを指定するアドレスを生成し専用アドレスバスを介し
て複数のＲＯＭへ出力し、複数のＲＯＭから読み出され
たデータを、専用データバスを介して、それぞれ対応す
る出力ポートへ出力させるように構成したので、同時に
複数のポートへデータを出力できる効果がある。
【００５３】この発明によれば、ＲＯＭは複数のＲＯＭ
からなり、制御手段はＣＰＵであり、さらに複数のＲＯ
Ｍのそれぞれからデータを読み出し、読み出したデータ
を対応する出力ポートへ出力するための専用アドレスバ
スおよび専用データバスをさらに備え、ＣＰＵ内のプロ
グラムカウンタは、複数のＲＯＭ内のデータを指定する
アドレスを生成し、ＣＰＵは生成されたアドレスを専用
アドレスバスを介して複数のＲＯＭへ出力し、複数のＲ
ＯＭから読み出されたデータを、専用データバスを介し
て、それぞれ対応する出力ポートへ出力させるように構
成したので、ＲＯＭ内に書き込まれたデータのテストを
高速で確実に実行し、テストプログラムを縮小できる効
果がある。
からなり、制御手段はＣＰＵであり、さらに複数のＲＯ
Ｍのそれぞれからデータを読み出し、読み出したデータ
を対応する出力ポートへ出力するための専用アドレスバ
スおよび専用データバスをさらに備え、ＣＰＵ内のプロ
グラムカウンタは、複数のＲＯＭ内のデータを指定する
アドレスを生成し、ＣＰＵは生成されたアドレスを専用
アドレスバスを介して複数のＲＯＭへ出力し、複数のＲ
ＯＭから読み出されたデータを、専用データバスを介し
て、それぞれ対応する出力ポートへ出力させるように構
成したので、ＲＯＭ内に書き込まれたデータのテストを
高速で確実に実行し、テストプログラムを縮小できる効
果がある。
【００５４】この発明によれば、専用アドレスカウンタ
が、複数のＲＯＭ内のそれぞれに格納されているデータ
を指定する複数のアドレスを同時に生成し、複数のＲＯ
Ｍから前記データを同時に読み出し、専用データバスを
介して、それぞれ対応する複数のポートへ同時に出力さ
せるように構成したので、ＲＯＭ内に書き込まれたデー
タのテストをさらに高速で確実に実行し、テストプログ
ラムを縮小できる効果がある。
が、複数のＲＯＭ内のそれぞれに格納されているデータ
を指定する複数のアドレスを同時に生成し、複数のＲＯ
Ｍから前記データを同時に読み出し、専用データバスを
介して、それぞれ対応する複数のポートへ同時に出力さ
せるように構成したので、ＲＯＭ内に書き込まれたデー
タのテストをさらに高速で確実に実行し、テストプログ
ラムを縮小できる効果がある。
【００５５】この発明によれば、制御手段として、ＲＯ
Ｍのアドレスを指定するアドレス補間用ポインタを使用
し、アドレス補間用ポインタは、ＲＯＭ内のあるデータ
を指定するアドレスを入力すると、入力した前記アドレ
スを基にしてＲＯＭ内の他のデータを指定する他のアド
レスを順次生成し、生成された複数のアドレスに対応す
るＲＯＭ内のデータを、複数の出力ポートへ出力するよ
うに構成したので、半導体チップ内にアドレスを生成す
るＣＰＵ等を内蔵する必要がなく、アドレスを高速に生
成でき、外部から入力するアドレス等の制御データの量
を削減でき、ＲＯＭ内のデータを高速にアクセスして外
部へ出力できる効果がある。
Ｍのアドレスを指定するアドレス補間用ポインタを使用
し、アドレス補間用ポインタは、ＲＯＭ内のあるデータ
を指定するアドレスを入力すると、入力した前記アドレ
スを基にしてＲＯＭ内の他のデータを指定する他のアド
レスを順次生成し、生成された複数のアドレスに対応す
るＲＯＭ内のデータを、複数の出力ポートへ出力するよ
うに構成したので、半導体チップ内にアドレスを生成す
るＣＰＵ等を内蔵する必要がなく、アドレスを高速に生
成でき、外部から入力するアドレス等の制御データの量
を削減でき、ＲＯＭ内のデータを高速にアクセスして外
部へ出力できる効果がある。
【００５６】この発明によれば、指定されたアドレスに
よりＲＯＭ内から読み出されたデータを格納するレジス
タ１と、前回の読み出し動作で読み出されたデータを格
納するレジスタ２と、レジスタ１およびレジスタ２内に
格納されたデータを比較し、データのチェックサムを生
成するＡＬＵとを備えるように構成したので、高価なテ
スタなどを用いる必要がなく、半導体チップ毎に独自
に、かつ同時にＲＯＭ内のデータのテストを実施するこ
とができ、テストに必要とする費用を削減できる効果が
ある。
よりＲＯＭ内から読み出されたデータを格納するレジス
タ１と、前回の読み出し動作で読み出されたデータを格
納するレジスタ２と、レジスタ１およびレジスタ２内に
格納されたデータを比較し、データのチェックサムを生
成するＡＬＵとを備えるように構成したので、高価なテ
スタなどを用いる必要がなく、半導体チップ毎に独自
に、かつ同時にＲＯＭ内のデータのテストを実施するこ
とができ、テストに必要とする費用を削減できる効果が
ある。
【００５７】この発明によれば、レジスタ１，レジスタ
２、およびＡＬＵを１つの命令でアクセスし、レジスタ
１およびレジスタ２内に格納されているデータのチェッ
クサムをＡＬＵに生成させるための命令をマイクロコー
ドとして備えるように構成したので、高価なテスタなど
を用いること無しに、半導体チップ毎に独自に、かつ同
時にＲＯＭ内のデータのテストを実施することができ、
テストに必要とする費用を削減できる効果がある。
２、およびＡＬＵを１つの命令でアクセスし、レジスタ
１およびレジスタ２内に格納されているデータのチェッ
クサムをＡＬＵに生成させるための命令をマイクロコー
ドとして備えるように構成したので、高価なテスタなど
を用いること無しに、半導体チップ毎に独自に、かつ同
時にＲＯＭ内のデータのテストを実施することができ、
テストに必要とする費用を削減できる効果がある。
【図１】 この発明の実施の形態１によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図２】 この発明の実施の形態２によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図３】 この発明の実施の形態３によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図４】 この発明の実施の形態４によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図５】 この発明の実施の形態５によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図６】 この発明の実施の形態６によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図７】 この発明の実施の形態７によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図８】 この発明の実施の形態８によるＲＯＭデータ
確認用回路を示すブロック図である。
確認用回路を示すブロック図である。
【図９】 従来のＲＯＭデータ確認用回路を示すブロッ
ク図である。
ク図である。
【図１０】 図９に示す従来のＲＯＭデータ確認用回路
の動作を示すフローチャートである。
の動作を示すフローチャートである。
１，１００ ＲＯＭ、２ ＤＭＡＣ（制御手段）、３
ＣＰＵ、４ 出力ポート、５ 汎用アドレスバス（アド
レスバス）、６ 汎用データバス（データバス）、７
バス権放棄設定レジスタ、９ アドレスポインタ、１
０，１１ 簡易ＤＭＡＣ（第１制御手段、第２制御手
段）、１２ レジスタ、１３ ＤＭＡＣ同期回路、１
４，１４１ 専用アドレスカウンタ（制御手段）、１６
ＣＰＵ（制御手段）、１８ アドレス補間用ポインタ
（制御手段）、２０ レジスタ（レジスタ１），２１
レジスタ（レジスタ２）、２２ ＡＬＵ（演算手段）、
５０，５１ 専用アドレスバス、６０，６１ 専用デー
タバス、１６１ プログラムカウンタ。
ＣＰＵ、４ 出力ポート、５ 汎用アドレスバス（アド
レスバス）、６ 汎用データバス（データバス）、７
バス権放棄設定レジスタ、９ アドレスポインタ、１
０，１１ 簡易ＤＭＡＣ（第１制御手段、第２制御手
段）、１２ レジスタ、１３ ＤＭＡＣ同期回路、１
４，１４１ 専用アドレスカウンタ（制御手段）、１６
ＣＰＵ（制御手段）、１８ アドレス補間用ポインタ
（制御手段）、２０ レジスタ（レジスタ１），２１
レジスタ（レジスタ２）、２２ ＡＬＵ（演算手段）、
５０，５１ 専用アドレスバス、６０，６１ 専用デー
タバス、１６１ プログラムカウンタ。
フロントページの続き (72)発明者 平手 浩司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B061 DD11 PP00 QQ05
Claims (10)
- 【請求項１】 アドレスバスおよびデータバスのバス使
用権をＣＰＵが放棄した場合、ＲＯＭ内に書き込まれた
データを直接読み出し、読み出した前記データを複数個
の分割データに分割し、前記分割データの各々の出力先
を指定する複数のアドレスを生成する制御手段と、前記
制御手段で生成された前記複数のアドレスの各々に対応
して設けられ、前記制御手段から出力された前記分割デ
ータを入力し外部へ出力する複数の出力ポートからなる
ＲＯＭデータ確認用回路。 - 【請求項２】 アドレスバスおよびデータバスのバス使
用権をＣＰＵが放棄するための制御データを設定するバ
ス権放棄設定レジスタをさらに備え、また制御手段はＤ
ＭＡＣであり、前記バス権放棄設定レジスタ内に前記制
御データが設定された場合、前記ＤＭＡＣはＲＯＭから
データを読み出すことを特徴とする請求項１記載のＲＯ
Ｍデータ確認用回路。 - 【請求項３】 複数の出力ポートのそれぞれに対応した
アドレスを生成するアドレスポインタをさらに備え、制
御手段はＤＭＡＣであり、前記ＤＭＡＣから出力される
複数個の分割データは、前記アドレスポインタで生成さ
れた前記アドレスにより指定された前記複数の出力ポー
トの各々へ出力されることを特徴とする請求項１記載の
ＲＯＭデータ確認用回路。 - 【請求項４】 制御手段は、第１制御手段、第２制御手
段、および前記第１制御手段と前記第２制御手段との間
に設けられたレジスタから構成され、前記第１制御手段
と前記第２制御手段との動作の同期をとるＤＭＡＣ同期
回路をさらに備え、前記ＤＭＡＣ同期回路の制御下で、
前記第１制御手段および前記第２制御手段は同期をと
り、前記第１制御手段はＲＯＭ内に格納されているデー
タのアドレスを指定して前記データを読み出し、読み出
した前記データを前記レジスタへ出力し、前記第２制御
手段は前記レジスタ内に格納されている前記データを複
数個の分割データに分割し、かつ複数の出力ポートの各
々のアドレスを生成し、前記複数個の分割データを前記
アドレスで指定される前記各出力ポートへそれぞれ出力
することを特徴とする請求項１記載のＲＯＭデータ確認
用回路。 - 【請求項５】 制御手段は専用アドレスカウンタであ
り、ＲＯＭは複数のＲＯＭから構成され、前記複数のＲ
ＯＭのそれぞれからデータを読み出し、読み出した前記
データを対応する出力ポートへ出力するための専用アド
レスバスおよび専用データバスをさらに備え、前記専用
アドレスカウンタは、前記複数のＲＯＭ内のデータを指
定するアドレスを生成し前記専用アドレスバスを介して
前記複数のＲＯＭへ出力し、前記複数のＲＯＭから読み
出された前記データを、前記専用データバスを介してそ
れぞれ対応する前記出力ポートへ出力させることを特徴
とする請求項１記載のＲＯＭデータ確認用回路。 - 【請求項６】 ＲＯＭは複数のＲＯＭから構成され、制
御手段はＣＰＵであり、前記複数のＲＯＭのそれぞれか
らデータを読み出し、読み出した前記データを対応する
出力ポートへ出力するための専用アドレスバスおよび専
用データバスをさらに備え、前記ＣＰＵ内のプログラム
カウンタは、前記複数のＲＯＭ内のデータを指定するア
ドレスを生成し、前記ＣＰＵは生成された前記アドレス
を前記専用アドレスバスを介して前記複数のＲＯＭへ出
力し、前記複数のＲＯＭから読み出された前記データ
を、前記専用データバスを介して、それぞれ対応する前
記出力ポートへ出力させることを特徴とする請求項１記
載のＲＯＭデータ確認用回路。 - 【請求項７】 専用アドレスカウンタは、複数のＲＯＭ
内のそれぞれに格納されているデータを指定する複数の
アドレスを同時に生成し、前記複数のＲＯＭから前記デ
ータを同時に読み出し、前記専用データバスを介して、
それぞれ対応する複数のポートへ同時に出力させること
を特徴とする請求項５記載のＲＯＭデータ確認用回路。 - 【請求項８】 制御手段はＲＯＭのアドレスを指定する
アドレス補間用ポインタであり、前記アドレス補間用ポ
インタは、前記ＲＯＭ内のあるデータを指定するアドレ
スを入力すると、入力した前記アドレスを基に前記ＲＯ
Ｍ内の他のデータを指定するアドレスを順次生成し、生
成された前記複数のアドレスに対応する前記ＲＯＭ内の
データを、複数の出力ポートへ出力することを特徴とす
る請求項１記載のＲＯＭデータ確認用回路。 - 【請求項９】 指定されたアドレスによりＲＯＭ内から
読み出されたデータを格納するレジスタ１と、前回の読
み出し動作で読み出されたデータを格納するレジスタ２
と、前記レジスタ１および前記レジスタ２内に格納され
た前記データを比較し、前記データのチェックサムを生
成するＡＬＵとを備えたことを特徴とするＲＯＭデータ
確認用回路。 - 【請求項１０】 レジスタ１、レジスタ２、およびＡＬ
Ｕを１つの命令でアクセスし、前記レジスタ１および前
記レジスタ２内に格納されているデータのチェックサム
を前記ＡＬＵで生成するための命令をマイクロコードと
して備えていることを特徴とする請求項９記載のＲＯＭ
データ確認用回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189409A JP2000020456A (ja) | 1998-07-03 | 1998-07-03 | Ｒｏｍデータ確認用回路 |
| TW087121264A TW533356B (en) | 1998-07-03 | 1998-12-19 | ROM data output circuit |
| US09/222,873 US6266626B1 (en) | 1998-07-03 | 1998-12-30 | ROM data verification circuit |
| CN99101882A CN1123010C (zh) | 1998-07-03 | 1999-02-05 | Rom数据确认用电路 |
| KR1019990007078A KR100289831B1 (ko) | 1998-07-03 | 1999-03-04 | 롬 데이터 확인용 회로 |
| DE19909808A DE19909808A1 (de) | 1998-07-03 | 1999-03-05 | Schaltung zur Verifizierung von ROM-Daten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189409A JP2000020456A (ja) | 1998-07-03 | 1998-07-03 | Ｒｏｍデータ確認用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000020456A true JP2000020456A (ja) | 2000-01-21 |
Family
ID=16240799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10189409A Pending JP2000020456A (ja) | 1998-07-03 | 1998-07-03 | Ｒｏｍデータ確認用回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6266626B1 (ja) |
| JP (1) | JP2000020456A (ja) |
| KR (1) | KR100289831B1 (ja) |
| CN (1) | CN1123010C (ja) |
| DE (1) | DE19909808A1 (ja) |
| TW (1) | TW533356B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069948A (ja) * | 2001-08-28 | 2003-03-07 | Sony Corp | 画像処理装置および画像処理システム |
| US8393472B2 (en) * | 2005-07-22 | 2013-03-12 | Opex Corporation | Method and apparatus for automated mail processing |
| TWI599904B (zh) * | 2016-03-30 | 2017-09-21 | 緯創資通股份有限公司 | 電子裝置及其資料驗證方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317200A (en) * | 1978-10-20 | 1982-02-23 | Vlsi Technology Research Association | Method and device for testing a sequential circuit divided into a plurality of partitions |
| US4433412A (en) * | 1981-05-15 | 1984-02-21 | Rockwell International Corporation | Method and apparatus for testing and verifying the operability of register based state machine apparatus |
| JPS6354654A (ja) | 1986-08-26 | 1988-03-09 | Nec Corp | Ｒｏｍカ−ド |
| US5664094A (en) * | 1990-04-03 | 1997-09-02 | Canon Kk | Method and apparatus for read-write-verification of data stored on an optical disc and stored in a buffer of an optical disk drive |
-
1998
- 1998-07-03 JP JP10189409A patent/JP2000020456A/ja active Pending
- 1998-12-19 TW TW087121264A patent/TW533356B/zh not_active IP Right Cessation
- 1998-12-30 US US09/222,873 patent/US6266626B1/en not_active Expired - Fee Related
-
1999
- 1999-02-05 CN CN99101882A patent/CN1123010C/zh not_active Expired - Fee Related
- 1999-03-04 KR KR1019990007078A patent/KR100289831B1/ko not_active IP Right Cessation
- 1999-03-05 DE DE19909808A patent/DE19909808A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| CN1123010C (zh) | 2003-10-01 |
| KR20000011185A (ko) | 2000-02-25 |
| DE19909808A1 (de) | 2000-01-05 |
| TW533356B (en) | 2003-05-21 |
| KR100289831B1 (ko) | 2001-05-15 |
| US6266626B1 (en) | 2001-07-24 |
| CN1241787A (zh) | 2000-01-19 |
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