TW533356B - ROM data output circuit - Google Patents

Description

533356 五、發明說明α) 資料 本發明係有關於ROM資料確認用電路，用以檢杳 是否正確地寫入一個或是複數個唯讀記憶體内。 第9圖係顯示習知ROM資料確認電路之方塊圖。# 中’ 91是貯存程式和資料等之ROM ; 94是輪出位^址和^圖 之輸出埠；93是控制ROM 9 1和輸出埠94動作夕中也+貝；斗 置（CPU) 。 ^ 第1 0圖係顯示第9圖中所示習知R 〇 μ資料確認電路 作流程圖。習知技術中’檢查使用者程式和資料等θ 動 確地寫入R 0 Μ 9 1内時’係實施如下所示之測試。 首先，CPU 93執行程式指令MOV，將存於R0M 91内資 料以位元組（byte)為單位讀出之後，將所讀出之資料透貝岛 輸出埠94而往外部裝置（未圖示）輸出（步驟ST1〇2)。接過 著’將所讀出之資料和預設之期待值互相比較（步驟 ST1 0 3 )，依據比較結果是否一致，而判斷資料是否正確地 寫入ROM 91内。之後，存於R〇M 91内全部之資料讀出值和 期待值之比較一完成（步驟ST1 04)，則完成ROM 91内資料 之測試。 、 w習知R〇M賁料確認電路係如上所述之構成，所以一次 從ROM 9 1 =能夠讀出之資料量很小，因此所須之測試時間 ί長二換言之’由於逐次執行程式命令以便將R0M 91内之 貝料碩出，所以一次由Rom 91所能夠讀出的資料量很小， i f造成需要拫長測試時間之問題。而且，現今ROM 91之 也5傾向増大之趨勢，貯存於R0M 91内之使用者程式 Π订私式所需之資料量也同樣地增大，所以在進行確認

第4頁 533356 五、發明說明（2) ROM 9 1内財存内容之測試時，所需要之時p 、J间也增加夕閂 也產生了。此外，為了測試貯存於R0M 9 1 〇1 ^ 之程式其所佔之容量增加，因此測試向量貢；所使用 測試之時間也增加。 里的數目也増加’ 本發明之目的係為解決上述問題而提出一種 確認用電路，能夠高速、確實地執行檢杳次 胃竹 寫ROM内之測試。 〜貝料疋否正確地 本發明又一目的係為解決上述問題而扭 硬出一種R fi Μ咨 料確：：電路’用以將確認寫内資料所使 ： 所佔容量縮小，也就是說，將測試向量之查 ^ 到降低測試時間之目的。 之數目減少，而達 依據本發明之ROM資料確認用電路，當Cpu 流排和資料匯流排之匯流排使用權時，护^方莱位址匯 ROM t .4 i ^ ^ Λ 個分割資料’並產生複數個位址而指定仏 複 各個輸出目的地；其次，對、應於上述控‘裝置； =上述複數位址而設置之複數輸出埠’將由上述控制妒置 資料接收後輸出至外部，以高速將_内 了 ί ^ ’亚檢查寫人議内資料之正確性，結果減少 了測忒向f、以及降低測試所需之時間。 μ 據本發明之R0M資料確認用電路，更具備有匯流排 才^茱設定暫存器，用以設定CPU放棄位址匯流排和資料 匯^排之匯流排使用權時所需之控制資料；其中，述 制裝置係為DMA控制器，當上述匯流排權設定暫存器内之工

第5頁 533356 五、發明說明（3) i述控制資料被設^時，上述難控制器將資料從瞧中讀 依據本發明之ROM資料確認用電路， 標器，用以產生分別對應於複數輪出璋之位址·立位址指 述控制裝置為DMA控制器，上述DMA控 ，，、中，上 資料’藉由上述位址指標器產生之位=分割 述複數輪出埠分別被輸出。 而攸被私疋之上 依據本發明之ROM資料確認用電路， 由第1控制裝置、第2控制裝置、以及 a控制裝置係 制裝置，更包括：_控制器同步f ^。;斤=;上述控 =置和上述第2控制裝置之動作同二控 同步電路之控制下，上述扪控制袭 控制器 採取同步之私你 ,_ 矛上述第2控制裝置 之位址制裝置指定貯存於_中 之上ϊΐ!上述第2控制裝置將貯存於上述暫存二 述貝料分割成複數個資料，並且 子的中 ，，而將上述複數個分割資 出埠各別 定之各個輸出埠加以輸出。#刀別地在上述位址所指 位址4Ϊ本發明之R0M資料確認用電路，控制沪罟太奎 = = 複數侧_構成心 以由括·專用位址匯流排和專用資料匯、Λ 輪出至對應之輸出蜂；其中，上述專用位址v數器述 533356 五、發明說明（4) 產生指定上述複數_内資料之位址，透過上

匯流排而將上述位址往上述複數ROM輸出，將由上述J ::賣出之上述資料透過上述專用資料匯流 對應之上述輸出埠輸出。 而刀別彺 依據本發明之ROM資料確認用電路，其中，R〇 ，R〇M構成；控制裂置為cpu ;上述R〇M資料 路複 包括：專用位址匯流排以及專 路更 ROM分別將資料读ψ 、，⑽ 田上迷複數 41., ； Λ \VCp^r ^ ,、、、，、甲 上述CPU内之程式計數器，產生指定貯在 丄述内資料之位址，上述CPU所產生之位址透過 數繼杯 匯流排’而往上述複數議輪出’由上述複 八别碩出之上述資料透過上述專用資料匯流排，而往 刀別對應之上述輸出埠輸出。 依據本發明之ROM資料確認用電路，其中，上述專用 數+器同時產生複數位址’用以指定分別貯存於複數 内之貪料，而且同時將上述資料由上述複數ROM中讀 輪出^過上述專資料匯流排，同時輸出至分別對應之複數 ^、依據本發明之ROM資料確認用電路，其中，控制裝置 =^指定rOM位址之位址内插指標；上述位址内插指標， 田才日不上述ROM内存有資料之位址輸入時，基於所輪入之 ^述位址，順序產生指示上述R〇M内其他資料之位址，而 等對應於所產生上述複數位址貯存於R〇M内之資料， 數輸出埠加以輸出。 、 住複 533356 —---—〜 五、發明說明（5) 用以貯$ t發明之R0M資料確認用電路，勺 用以r/Γ由指定位址而從_内讀出之：Ϊ .暫存器1， ?:存利用前次讀出動作而讀出乂貝料；暫存器2， =;用以比較貯存於〜以及’算數邏 上迷：：而產生上述資料之檢查：和上述暫存器2内之 依據本發明之R〇M資 微處理碼，依據上述指令 而 ，包括：指令作為 算數邏輯單元進行存取:並且用存、暫存器2、及 貯存於上述暫存哭述异數邏輯單元產生 實施例i 和暫存器2内資料之檢查和。 第1圖是依據本發明笙]@ 路。圖中，1是貯存M 4U 〇M資料確認用電 i ^ f, m ^ ^ ^ fccf；fsR〇M ； 2 - C〇ntr〇ller ’DMAC) ;4 是輸出位址和 $ ί = =Γ動作之中央處理裝置(cj 5是； Bus) . ‘ β ^ τ罐二”3 BUS) ; 6是通用資料匯流排（Data fi “ : ΐ Γ 3不’用位址匯流排5和資料匯流排 6。’而使用之匯：排使用權放棄設定暫存器（簡稱設定暫存 器），8表不ROM貧料測式模式進入電路（R〇M心“ mode entry circuit)，用以在讓cpu 3不使用資料匯流排 6時’於上述設定暫存器7内部設定控制資料。 第1實施例所不之ROM資料確認用電路，為了設定使 CPU 3放棄位址匯流排5和資料匯流排6之使用，因此設置 有匯流排使用權放棄設定暫存器7 ;在此設定暫存器7内，

第8頁 533356 五、發明說明（6) 用權放棄之對應值。所以，耐2優先使 資料八ΐ 排5和資料匯流排6，並將貯存於_ 1内之 高迷ϋ 向速地往複數輸出埠4輸出，藉此，而能夠 问連地執行對ROM 1内資料之測試。 以下說明相關之動作。 料转=f疋M 1内貧料是否正確地寫入時，將_ 1内資 試i式進3 if出/待^進行比較。首先，r〇m資料測 … ’在匯流排使用權放棄設定暫存器7内設 賢料，而指，CPU 3放棄匯流排使用權。藉此，CPU # 疋為不使用貧料匯流排6之狀態，DMAC 2則能夠優先 用位址匯流排5和資料匯流排6。 f次，DMAC 2指定對應資料匯流排6之例如32位元資 枓、或是64位元資料之位址，而由R〇M i中將資料讀出， 9'脸^主拍定各輸出埠4位址之位址匯流排5輸出。又，DMAC 2將項出之資料分割成預定之位元數，以產生複請 枓L错此，從ROM 1讀出之資料，作為例如每筆4位元之分 告’J資料，而送往由位址所指定之各個輸出埠。 上述第1實施例之架構中，係由R0M資料測試模式進入 電路8，,定控制資料而輸出至匯流排使用權放棄設定裝 置，仁疋例如亦可以讓腿AC 2具備有ROM資料測試模式 進入電路8之功能，而由DMAC 2來設定控制資料而輸出至 匯流排使用權放棄設定裝置7。 ”如上述所述依據本發明之第丨實施例，設置匯流排使 用權放棄設定裝置7，而由r〇m資料測試模式進入電路8或

第9頁 533356 五 發明說明（？） 是MAC 2，=定控制資料而送往設定暫存器？，而使[Μ 放棄匯^排使用柘；DMAC 2 &R0M i直接讀出資料更 讀出之貢料:分割再往各輸出埠4輸出，所以能夠確實地 用高速度執行對_ 1内寫入資料之測試。又，相f 技術中，由CPU 3執行指令而將R〇M i内資料讀出之於白， 本發明能夠縮小測試程式之大小。 ^ 實施例2 : 第2圖係顯示依據本發明第2實施例之R〇M資料確認用 電路之方塊圖。圖中，9表示位址指標器，用以將指定各 輸出埠4之位址，往位址匯流排5輸出。又，其他之構成 件和第1實施例相同者，則以相同符號表示，在此省略其 說明。 ^ 以下說明相關之動作。 執打決定資料寫入ROM 1内是否正確之測試時，將r〇m 1内之資料4出與預设之言買出期待值進行比較。rqm資料測 試模式進入電路8設定控制資料，以便將匯流排使用權放 茶a又疋暫存态7 ό又疋為放棄匯流排使用權之狀態。藉此， CPU 3被設定為放棄使用資料匯流排6之狀態；而㈣…2則 能夠優先使用位址匯流排5和資料匯流排6。 接著’ R 0 Μ資料測試模式進入電路8設定位址之初始值 而傳送至位址指4示9 ’上述位址之初始值係用以指定各 輸出埠4。DMAC 2指定，對應於資料匯流排6例如32位元資 料、或是64位元資料所在之位址，而從r〇m 1中將資料予 以讀出。位址指標器9藉由R〇M測試模式進入電路8，將預

第10頁 533356 五、發明說明（8) --一 設之位址初始值往上數（count up)，而產生指定各輸出埠 4之各们位址並往位址匯流排5輸出。藉此，由ROM 1所 讀出之資料，例如由每4位元組成之資料，將會被輸出至 位址所指定之各個輪出埠4。 、 ^ 上述第^貫施例之架構中，係由ROM資料測試模式進入 電路8，設制資料而輸出至匯流排使用權放棄設定裝 置7，以及設定位址初值而傳送至位址指標器9。但是，例 如亦可以讓DMAC 2具備有R0M資料測試模式進入電路8之功 能。 ^如上述所述依據本發明之第2實施例，設置匯流排使 用、1放棄設定裝置7、以及位址指標器9，而由R0M資料測 试杈^進入電路8或是DMAC 2，設定控制資料而送往設定 暫存斋7 ,，而使CPU 3放棄匯流排使用權，並且設定位址初 ί而傳迗至位址指標器9 ;所以，DMAC 2從ROM 1直接讀出 貝料，亚將項出之資料分割再往各輸出埠4輸出。由於能 夠一火將多個貧料和期待值互相比較，所以能夠確實地使 用雨速度執行對R〇M i内寫入資料之測試。又，相較於習 技術中，由CPU 3執行指令而將R〇M i内資料讀出之方法， 本發明能夠縮小測試程式之大小。 實施例3 ·· 圖顯示依據本發明第3實施例之r〇m資料確認電 罢二二3圖中’ 1 0、11表示簡易之直接記憶體存取控制裝 51 = 5制裝置、第2控制裝置），以下稱之為簡易_c 11。簡易DMAC 1 0、11之功能與第1、2實施例中 533356 五、發明說明（9) 所使用之DMAC 2不同。例如，實施例i之咖資料確認 所使用之DMAC 2 ’用以指定_ 1内資料之位址，而/路 定複數輸出埠4之位址。 ^ 另一方面’實施例3之簡易DMAC 10，僅指定_ μ 2:!!之t址，並將資料由議1讀出。簡易龍AC 此指定輸出埠4之位址。13表示DMAw步電路，用以使僅 個間易DMAC 10和11之動作同步。12表示暫存哭，作 :.::由_ i讀出資料之缓衝器。簡易驗“ ’、、、暫 步動作係、基於DMAC同步電路13之控f|j， ^

防止由於簡易DMAC 1 〇、i i同步動你+士 & ° 2 T U 之誤#甘^ ^ 11同步動作之時序誤差時所引起 一二動乍。八他之構成要件由於和實施例1相同，故以相 同符號表示，並省略其說明。 以下說明其相關之動作。 要將ROM 1内資料讀出和預定 碹宕咨极s π τ ^ 〜心項出期捋值比較，以 指Λ R0M1内時，首先，簡易dmac 10 路13而靖項貧料之位址。接著，使用DMAC同步電 3而讓兩個簡易DMAC 1 〇和1 1之叙你、去r丨门也 DMAC 1 η腺#山- 丄υ不11之動作達到同步。利用 L 1 〇將頃出之貧料暫時貯存於暫 易DMAC 11指定複數輪中埴4夕仞瞀存為12内。接者，簡 存於暫在。-1 9 址’並將由ROM 1讀出貯 存於暫存心内之資料’送往各個輸出埠4。 電路：2述依據實施例3 ’和實施例1和2之_資料確認 期待值相比梦由_ i 一次將複數位元之資料讀出，而和 而能夠達到測試高速化和將測試程式缩小 之目的。而且，簡易DHU相較於實施例卜：：

533356 五、發明說明（ίο) DMAC 2，其構造較簡單，所以能夠將R0M資料確認電路之 佈局面積加以縮小。 實施例4 : 第4圖顯示依據本發明第4實施例之ROM資料破認電路 之方塊圖。圖中’1、1〇〇表示ROM ; 50、51表示對應於 1和1 0 0之專用位址匯流排；6 〇、6丨表示對應於R〇M 1和丨〇 〇 之專用資料匯流排。1 4表示用以選擇專用位址匯流排5 〇或 5 1之專用位址計數器（控制裝置）。1 5表示切換開關，用以 將通往ROM 1和1 00之接續，從通用位址匯流排5和通用資 料匯流排6，切換至專用位址匯流排5〇、51以及專用資料 匯流排60、61。各個ROM 1 、ROM 100和各輸出埠4，透過 專用資料匯流排6 0、6 1而成為一對一之對應。其他之構成 要件由於和實施例1相同，所以用相同之符號表示，並省 略其說明。 以下說明其相關之動作。 將ROM 1和1 0〇内資料讀出和預定之讀出期待值相比 較’而執行測試確定資料寫入R0M1和R〇M 1〇〇内部是否正 確時’專用位址計數器1 4輸出匯流排切換信號至切換裝置 1 5 ’在測試時，則由通用資料匯流排6切換至專用資料匯 流排6 0、6 1。也就是說，透過專用資料匯流排6 〇、6 1，各 ROM 1和1 〇 〇分別和對應之各輸出埠4 一對一地接續，所以 專用位址計數器1 4輸出匯流排切換信號至各切換開關丨5， 藉此’各ROM 1、ROM 1 00和對應之專用資料匯流排㈤、61 接續在一起。之後，透過專用位址匯流排5〇、51，依據從

第13頁 533356 五、發明說明（11) 專用位址計數器1 4輸出之位址，R 〇 Μ 1和1 〇 〇内之資料將被 讀出’所讀出之資料透過專用資料匯流排6 0、6丨而輸出至 對應之各輸出埠4。 如上所述依據本發明之第4實施例，由於設置有專用 位址計數Is 1 4和切換開關1 5，對應於各ROM 1、1 00之專用 位址匯流排50、51，以及專用資料匯流排6〇、61，所以能 夠同時由複數ROM 1、1〇〇將資料讀出至各別對應之輪出^ 4，並將其和期待值進行比較，因此，能夠達到測試高速 化、以及縮小測試程式之目的。又，第4實施例之構成 中，不需要如實施例1中之DMAC 2，所以相較於實施例i、 2，本實施例之構成比較簡單。 實施例5 : 第5圖顯不依據本發明第5實施例之R〇M資料確認電 之方塊圖。圖巾’ 16表示CPU等之中央處理裝置（控制梦 置），一内部之程式計數器161作為專用位址計數器n 以ΐ:??和100之位址。cpu 16產生並輸出匯流排切換 信號至切換開關15。17表示程式計數器功能切 ： 器，從外部裝置（未圖示）輸入模式.信號，以便輸出控=子 號16，而將CPU 16内部之程式 。 計數二使用，其他之構成要件由於和實施例4相同乍為 用相同之付號表不，並省略其說明。 以下說明其相關之動作。 較，====== 533356 五、發明說明（12) 確時，CPD 16執行測試程式。藉此，cpu 二能：換設定暫存器17，用二= 計數器使用。程式計數器功能切 換汉疋暫存^7，將CPU 16内之程式 =刀 實施例4所示之專用位址計數器“而動作。。：= 實施例4所示者相同，所以在此省略其說明。動作矛 如上所述依據本發明之第5實施例，其使 程式計數器功能切換設定暫存 ° 之專用位址計數器“，所Si1 二 Γ B^R °;1'1 ° ° ^ ^ ^ ^ ^ Λ ；； 中二程式之目的。又，第5實施例之構成 L“:二 相同，不需要如實施例1中之舰2，所 =貫施例卜2’本實施例之構成比較簡單。 之方^6m圖顯示依據本發明第5實施例2R0M資料確認電路 同日*產:值圖中，141表示專用位址計數器（控制裝置）， 二5】送至各_ 1和1〇0之位址信號，其係經由切換 "；1專用位址匯流排5〇而傳送至各ROM 1和R0M 100。、 例4中專％用例6之R〇M資料確認電路之構成中，僅需要實施 5 i。I 位址匯流排5 0，而不需要專用位址匯流排 志晷杜目丨ΐ址計數器14i以及專用位址匯流排50之外之構 成要件則均和實施例4相同。 以下說明其相關之動作。 第15頁 533356 五、發明說明（13) 將ROM 1和1 〇〇内資料讀出和預定之讀出期待值相比 較’而執行測試確定資料寫入R〇M1 ι〇〇内部是否正 確時’專用位址計數器丨4 1同時產生將要傳送至1和 1 0 0之位址’將所產生之位址經由專用位址匯流排5 〇，同 時輸出至各ROM 1和1 〇 〇。其後之動作和實施例4所示者相 同’所以在此省略其說明。 如上所述依據本發明之第6實施例，設置有專用位址 計數器1 4 1，同時產生將要傳送至1和丨〇 〇之位址， 所以’除了具有實施例4之效果外，也能夠同時對寫入別μ 1和1 0 0内之資料進行存取，以及輸出各輸出埠4。 實施例7 : 第7圖顯示依據本發明第4實施例之rom資料確認電路 之方塊圖。圖中’18表示位址内插用（interpolation)指 標（控制裝置），用以設定寫入貯存於R〇M 1内資料之位 址，1 9表示位址輸入指標，用以輸入計數間隔之設定值， 上述計數間隔設定值係用以決定位址内插用指標器1 8對位 址進行上數（count up)時之計數間隔。52表示位址匯流 排’用以傳送從位址内插用指標器1 8輸出、指定各輸出璋 4之位址；β 2表示資料匯流排，位址内插用指標器1 8將從 ROM 1讀出之資料分割成預定位元數之資料，透過資料匯 流排62而傳送至各輸出埠4。其他之構成要件由於和實施 例1相同，所以用相同之符號表示，並省略其說明。 以下說明其相關之動作。 將Rom 1内資料讀出和預定之讀出期待值相比較，而

第16頁 533356 發明說明（14) 執行測試確定資制_皆、D A & 、斗寫入R 〇 Μ1内部是否正痛時，例如，由外 部測試器(未圖示)經由位址輪入璋19，：設定指示位址給 。：ί用私払态18 ’上述位址係指示R0M 1内資料之位 — 者位址内插用指標器1 8基於所設定之位址，以所 =#…°十ί，而產生位址傳送至R〇M 1。藉此，利用位址 ^之貝料被從R〇M 1讀出；位址内插用指標器1 8指定 \埠4 =位址，並將從ROM 1讀出之資料，例如被分成 4 7L數之貝料，輸出至對應之各輸出。其後之動作與 具施例1之情形相同。 所述依據本發明之第7實施例，設置有位址内插 β9曰^态18、位址輸入埠19、位址匯流排52、資料匯流排 迨=址内插用指標器18以某—定之位址間隔，由位址輸 旱9輪入用以指示貯存於R〇M i内資料之位址，由計算 :入^位址，而產生指定貯存於ROM 1内資料之位址。並 ^由於高速產生用以選擇輸出埠4之位址，所以能夠將 埠4存於議1内之資料，同時高速地輸出至複數輸出 置。*此，不需要為了執行測試程式而合併使用CPU等裝 實施例8 : 之方ίΐ圖顯示依據本發明實施例8之麵資料確認用電路 暫存t:: :20二21分2是暫存器（第1暫存器、第2 裝置） 义不執仃之演异之運算處理裝置（ALU，運算 sum)。智/l產生對應於由R〇M 1讀出資料之檢查和（check 存為20、21、ALU 22亦可以使用如實施例i

533356 五、發明說明（15) 3内所用之暫存器和AL[J。其他 相同，所以用相同之符號表示，…例】 以下.說明其相闕之動作。 ，、5兄明。 將ROM 1内資料讀出和預定之 執行測試確定資料寫入刪^ 、出^值自比較’而 流排而將表示_ 1内資料所在位置之位H、經由位址匯 所讀出之麵1資料被貯存於暫存哭20=址輸入。籍此， 執行運算，將前次讀出而貯存-°接# ’ALU 22 和暫存器20内進行運算，以產生“;1二議1資料 至外部，並且被貯存於暫存哭 —&。運异結果被輸出 查和（check sum)運算之指令°°，係為貝讓AL\22執行產生檢 codes)内之微指令隼合， ^”、、、τ存於微碼（micro 指令…，可利；；气；對應於處理器-般所執行之- 確認用程式之程式碼的：T理糸統之指令，減少_資料 、狂式碼的大小，並降低 如上所述依據本發明命 曰 暫存器21、以及ALU 22，對從‘ 暫存器20、 生檢查和之演算，Μ此而A 卜 内碩出資料，執行產 ^ 猎此而能夠簡單且t、， 資料。又，將起動產生檢查和以地測試_ 1之 其合併至資訊處理李％ _ ’、t的指令作為微碼且將 認用程式之程式碼…能夠達到減少_資料確 夠使用腦資料碟認用電路=執行時間。X ’由於能 資料’故可以不使用 ：以檢查從_ i讀出 個包含ROM確認用電路之半體晶、1八機。因此，對於每一 測試，並且減少測試所兩 ·月’則能夠同時地進行 I而要 533356 五、發明說明（16) 一 ' 依據本發明，其中，CPU放棄位址匯流排和資料匯流 排之使用，日守，控制裝置從R〇M直接讀出存於⑽Μ内之資 料將所喂出之資料分割成複數位元數之資料，而產生複 數位址，分別對應上述複數位址而設置之複數輸出埠，接 =由控制裝置輸出之分割資料，而將其輸出至外部。由於 具有上述之構成，所以本發明能夠確實地使用高速度執行 對ROM内寫入資料之測試’並且能夠縮小測試程式之大 /J \ 〇 依據本發明，其中，更具備匯流排使用權放棄設定用 暫存器，用以設定資料使CPU放棄位址匯流排和資料匯流 排之使用權；又’控制裝置為DMAC，於匯流排使用權放棄 认疋用暫存器内，上述控制裝置被設定時，關AC從⑽从直 接項出資料；由於具有此種構成，所以本發明能夠確實地 使用高速度執行對ROM内寫入資料之測試，並且能夠縮小 測試程式之大小。 依據本發明，其中，更具備位址*標器，用以產生對 應於各別輸出埠之位址’又，控制裝置為DMAC，由DMAC輸 出之複數分割資料’依照位址指標器產生之位址，而被輸 出至所指定之各個輸出埠’所以藉由在位址指標器中設定 初始值，而能夠由計數值產生位址。所以本發明能夠確實 地使用高速度執行對ROM内寫入資料之測試，並且能夠縮 小測試程式之大小。 依據本發明，其中，控制裝置係由第1控制裝置、第 2控制裝置、以及設置於上述第1和第2控制裝置間之暫存

第19頁 533356 五 發明說明（17) _ 器所構成；又，ROM資料確認用带a 路，用以使第1和2控制裝置同步動更具有DMAC同步電 一方面使第1和2控制裝置同步$作，藉由DMAC同步電路 ROM内貯存資料位址所指定的資’同時第1控制裝置將 述暫存器，第2控制裝置將暫存哭Z以讀出，並輪出至上 而產生複數個分割資料，而且產、所貯存之資料分割， 將分割資料輸出至上述位址所於〜個輸出淳之位址，以 明能夠確實地使用高速度執行:之 並且能夠縮小測試程式之大小； ”、、貝枓之測忒， DMAC，因此相較於使用DMAC之情 ==使用簡易之 之面積。 h形，各能夠縮小電路佈局 依據本發明，其中，控制裝置為專用位 ROM係由複數個R0M所構成，並將資料由上述各個r〇m。’ 以碩出’本發明更具有專用位址匯流排和專 排，用以將所讀出之資料輸出至對應之輸出埠；、 : 計數器，用以產生指定複數R0M内資料位 止 只 丨儿罝 < 位址，透 專用位址匯流排而輸出至複數R0M，將由複數r〇m讀出 料透過專用資料匯流排，而讓其輸出至各別對應之輸貝 埠。所以本發明能夠達到將資料同時輸出至複數輸出 效果。 早之 依據本發明’其中，ROM係由複數R〇M所構成；押 壯 置係為C P U ;本發明更具有專用位址匯流排和次 衣 τ号用頁料匯

流排，用以將由複數ROM中所讀出之資料輪出至對應之^ 出埠；CPU内的程式計數器產生指定複數R〇M内資料&位I 、 夏之 533356 五、發明說明（18) 位址，CPU透過專用位址匯流排將產生之位址輸出至複數 ROM，而將由複數R〇M讀出之資料透過專用資料匯流排，而 讓其輸出至各別對應之輸出埠。所以本發明能夠確實地使 用高速度執行對ROM内寫入資料之測試，並且能夠縮小測 试程式之大小。 依據本發明，其中，專用位址計數器同時產生指定複 數ROM内資料位置之位址，並從複數R〇M同時讀出上述資 料，透過專用貪料匯流排，而同時輸出至各別對應之複數 ί出ί、:所以本發明能夠確實地使用高速度執行對議内 寫入貪料之測試，並且能夠縮小測試程式之大小。 使户=本發明’使用位址内插用指標器作為控制裝置以 ^才曰疋ROM之位址，當輸入指定R〇M内某 所輸入上述位址，位址内插用指標器依序=指 疋ROM内其他資料位置之其他位址，對應於所產生之複數 二内資料輸出至複數輸出埠。由於本發明具備上 CPU等裝置，故处豹古、争吝决你 日日片内之位址而内藏 等之於告丨II 曰 ^夕由外4輸入位址 料的！，所以能夠高速地存姻内部資料而

依據本發明，其中，更具備有， A 照指定位址由R〇M内讀出的資料·，暫W 、以，存依 讀出動作所讀出之資料；以及，Α =，用以貯存前次 存器2所貯存之資料進行比較，：：生 本發明具有上述架構，所以不必使古、ϋ和。由於 災用问價外部測試機，每 533356 五、發明說明（19) 半體晶片内之每—|?〇1^二欠祖处々/_ P，^ xt , 母R0M貝枓此夠進行同時之測試，所 U此夠達到降低測試成本之效果。 依據本發明，其中，爭旦右 ^ ^ . 吏/、有作為微碼之指令，依據微 :=而對暫存器1、暫存器2、及ALU進行存

中。& ==子於暫存器1和2内資料的檢查和產生於ALU 之备L、、、需使用高價之外部測試機，每一半導體晶片内

續夠進行同時之測試，所以能夠達到降低 測试成本之效果。 J 圖式之簡單說明： ^圖係顯示依據本發明第i實施例之_資 电路之方塊圖。 雷敗^ 2士圖係顯7^依據本發明第2 1施例之R0M資料確認用 电路之方塊圖。 雷敗Γ士圖係顯示依據本發明第3實施例之剛資料確認用 电路之方塊圖。 +第4圖係顯示依據本發明第4實施例之R〇M資料用 电路之方塊圖。 第5圖係顯示依據本發明第5實施例之R〇M資料確認用 冤路之方塊圖。 第6圖係顯示依據本發明第6實施例之r〇m資料用 電路之方塊圖。 第7圖係顯示依據本發明第7實施例之ROM資料確認用 電路之方塊圖。 第8圖係顯示依據本發明第8實施例之R〇M資料確認用

533356

五、發明說明（20) 電路之方塊圖。 =9圖係顯示習知R〇M資料確認用 弟10圖係顯示習知R0M資科確認用之方塊圖。 圖。 路動作之流程 符號說明： 輸出 痒；5〜通用位址匯产 ^ 用:二棄設定暫存器;9〜位J匯流# ’· 7〜匯流排 (第控制裝置、第2控制裝 :一，10、u〜簡易DMAi

電路；U、U卜專用位址匯沪〕拼1〜暫存器；U〜DMAC同 1 8〜位址内插用指標器；二 控制裝置）；1 6〜CPU 器(^2暫存器）；22〜ALU (〜暫管存壯器（第1暫存器）；2卜暫 匯敗排；6 〇、6卜專用資=衣置）；5 0、5卜專用位大 貝抖匯流排；161〜程式計數器。

Claims (1)

1. 533356

   ι· 種ROM資料輸出電路，包括 控制裝置，其連接於位址匯流排和資f| 當CPU放棄連接於上述R0M之上述位址匯A j匯〜排，用以 流排的匯流排使用權時，將寫人上趣^ ^上述資料匯 並將所讀出之上述資料分割成複數個分割資貝，枓頃出^ ^個位址用以指定給上述分割資料之各個輪出目的地；= 複數輸出蟑，各別地對應於上述控制裳 述f數位址，肖以接收來自上述控制裝置所輸出之上：八 割資料並且輸出至外部。 7勒出之上述为 2.如申請專利範圍第1項所述之r〇m資料輪 包括.匯流排權放棄設定暫存器，用以設定 =排和資料匯流排之匯流排使用權時所需之_制棄 ϋ述控制裝置係為嶋控制器’當上述匯流排貝權設 ^子态内之上述控制資料被設定時，上述DMA押 資料從ROM中讀出。 义⑽八控制益將 包括^:以範：…所述之麵資料輸出電^更 址.I Φ t軚益，用以產生分別對應於複數輸出埠之位 出之複數分割資料，藉由上述位址指標器；"生== 從被指定之上述複數輸出埠分別被輸出。 ’而 述控制iim範圍第1項所述之r〇m資料輸出電路，上 上述第❻:穿/^制裝置、第2控制裝置、以及設置於 液置和上述第2控制裝置兩者間之暫存器所構

   533356 月 修正 ---—案號 87191 卯/[ 六、申請專利範圍 成；上述控制裝置， 使上述第1控制裝置未括：1)以控制器同步電路，用以 述_控制器同步電‘ ^2控制裝置之動作同步；在上 第2控制裝置採取同步之：：下丄3第1控制裝置和上述 上述資料/出至上H將上述資料讀出’並將所讀出之 上述暫在哭由 述，存益；上述第2控制裝置將貯存於 數輸出蜂:别之上述貧料分割成複數個資料，並且產生複 上沭# u π ^ ί位址，而將上述複數個分割資料分別地往 ’L 所指定之各個輸出埠加以輸出。 5·如申請專利範圍第1項所述之ROM資料輸出電路，其 祕上述控制裝置為專用位址計數器，r〇m係由複數個㈧Μ 冓成丄上述ROM資料輸出電路更包括··專用位址匯流排 彳專用為料匯流排’用以由上述複數個rqM分別將資料讀 出’、並將所讀出之上述資料輸出至對應之輸出埠；其中， 上述專用位址計數器，產生指定上述複數ROM内資料之位 址’透過上述專用位址匯流排而將上述位址往上述複數 ROM輸出，將由上述複數R〇M讀出之上述資料透過上述專用 資料匯流排，而分別往對應之上述輸出埠輸出。 6·如申請專利範圍第1項所述之R〇M資料輸出電路，其 中’ ROM係由複數rom構成；控制裝置為CPU ;上述R〇M資料 輸出電路更包括：專用位址匯流排以及專用資料匯流排， 由上述複數ROM分別將資料讀出，並將所讀出上述資料往 對應之輸出埠輸出；其中，上述CPU内之程式計數器，產 生指定貯存於上述複數ROM内資料之位址，上述CPU所產生

   2103-2366-PF2.ptc 第25頁 533356 一年月 修正 曰 -案號 87K19(U 六、申請專利範圍 ^位^透過上述專用位址匯流排，而往上述複數_輸 匯流排上Ϊ Ϊ ί_所讀出之上述資料透過上述專用資料 "L ，而1刀別對應之上述輸出埠輸出。 中，JI請專利範圍第5項所述之議資料輸出電路，其 m ^用位址δ十數态同時產生複數位址，用以指定分 別貝丁存於複數R0M内之眘姐 _ ^ 巾乂相疋刀 複數_中讀出，透過1；^而且同時將上述資料由上述 別對應之複數輸料。逑專㈣匯流排’同時輸出至分 *，8上；述之麵資料輸出電路，其 時，基於所輪ί之：=々述_内存有資料之位址輸入 他資料之位址，而將對應於所f f產生指示上述_内其 ROM内之資料，彳主、μ ;產生上述複數位址貯存於 貝抖，在複數輸出埠加以輸出。 一 ·一種ROM資料輸出電路， 精由指定位址而從騰内讀出 ’用以貯存 利用前次讀出動作而讀出之資料、.以及存.益2，用以貯存 用以比較貯存於上述暫存器1和4上乂及’d。异數邏輯單元， 料，而產生上行、次^丨 " 迷暫存器2内之上述資 1〇 Λ Λ s-) ^ u•如申清專利範圍第9項 包括：指令作為微處理碼，依0y料輸出電路’ 1、暫存器2、及算數邏輯單元之-而對暫存器 數邏輯單元產生貯存 子取，並且利用上述算 查和。 存上迷暫存器1和暫存器2内資料之檢 2103-2366-PF2.ptc 第26頁 533356 修正日期90/04/17 第87121264中文圖式修正頁

   檢查和 第8圖 91

   第9圖