JPS6354654A - Ｒｏｍカ−ド - Google Patents
Ｒｏｍカ−ドInfo
- Publication number
- JPS6354654A JPS6354654A JP19926386A JP19926386A JPS6354654A JP S6354654 A JPS6354654 A JP S6354654A JP 19926386 A JP19926386 A JP 19926386A JP 19926386 A JP19926386 A JP 19926386A JP S6354654 A JPS6354654 A JP S6354654A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- address
- read
- memory
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 101150065817 ROM2 gene Proteins 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、データ読比しの高速化及び小型化を可能とし
たＲＯＭカードに関する。
たＲＯＭカードに関する。
［従来の技術］
従来、この種のＲＯＭカードは、第３図のブロック図に
示す通り、ＲＯＭ （リード・オンリー・メモリ）のデ
ータを読出すためのｉ制御線４０とアドレスバス４１及
びデータバス４２を有しており、本体のマイクロプロセ
ッサがメモリリード信号でタイミングをとってＲＯＭに
記憶されたデータを読出していた。
示す通り、ＲＯＭ （リード・オンリー・メモリ）のデ
ータを読出すためのｉ制御線４０とアドレスバス４１及
びデータバス４２を有しており、本体のマイクロプロセ
ッサがメモリリード信号でタイミングをとってＲＯＭに
記憶されたデータを読出していた。
［解決すべき問題点］
上述した従来のＲＯＭカードは、制御線４０、アドレス
バス４１、データバス４２が必要であり本体のマイクロ
プロセッサ制御下でデータの読出しを行なっているため
、ＲＯＭに記憶されたデータのすべてを読出すまでに時
間かかかると共に、インターフェイス本数が多くなり小
型化が図れないといった欠点があった。
バス４１、データバス４２が必要であり本体のマイクロ
プロセッサ制御下でデータの読出しを行なっているため
、ＲＯＭに記憶されたデータのすべてを読出すまでに時
間かかかると共に、インターフェイス本数が多くなり小
型化が図れないといった欠点があった。
［問題点の解決手段］
本発明は上記従来の間顕点を解決することを目的として
なされたものであり、かかる目的を達成するため本発明
は、マイクロプロセッサのバスインターフェイスを有す
るＲＯＭカードにおいて、［７０アドレスデコーダと、
該［／Ｏアドレスデコーダ出力と［／Ｏリード信号のＡ
ＮＤ入力とするＲＯＭタイプ識別認識ポートと、ＲＯＭ
へのアドレス発生をつかさどるアドレスカウンタ回路を
備え、前記アドレスカウンタ回路にバスからのＤＭＡ終
了信号とリセット信号のＯＲ出力をアドレスカウンタ回
路のリセット端子に入力し、前記マイクロプロセッサの
制御下で動作するように構成して成る。
なされたものであり、かかる目的を達成するため本発明
は、マイクロプロセッサのバスインターフェイスを有す
るＲＯＭカードにおいて、［７０アドレスデコーダと、
該［／Ｏアドレスデコーダ出力と［／Ｏリード信号のＡ
ＮＤ入力とするＲＯＭタイプ識別認識ポートと、ＲＯＭ
へのアドレス発生をつかさどるアドレスカウンタ回路を
備え、前記アドレスカウンタ回路にバスからのＤＭＡ終
了信号とリセット信号のＯＲ出力をアドレスカウンタ回
路のリセット端子に入力し、前記マイクロプロセッサの
制御下で動作するように構成して成る。
［実施例コ
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例に係るＲＯＭカードの機能ブ
ロック図である。ＲＯＭカードからデータの読出しを行
う本体は、マイクロプロセッサ１、ＲＯＭ２、ＲＡＭ（
ランダム・アクセス・メモリ）３、Ｉｌｏ Ｄ ＥＣ（
Ｉ／Ｏデコーダ）４、ＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）５を備え、本実施例のＲＯＭ
カードはバスインターフェイス１１、ＲＯＭタイプ識別
認識ボート１２、ＲＯＭ１３及びＡＤＤ ＣＯＵＮ （アドレス・カウンタ）１４を備える。
ロック図である。ＲＯＭカードからデータの読出しを行
う本体は、マイクロプロセッサ１、ＲＯＭ２、ＲＡＭ（
ランダム・アクセス・メモリ）３、Ｉｌｏ Ｄ ＥＣ（
Ｉ／Ｏデコーダ）４、ＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）５を備え、本実施例のＲＯＭ
カードはバスインターフェイス１１、ＲＯＭタイプ識別
認識ボート１２、ＲＯＭ１３及びＡＤＤ ＣＯＵＮ （アドレス・カウンタ）１４を備える。
ＲＯＭ２は本体制御を行なうためのプログラムを格納し
ているメモリ、ＲＡＭ３はＲＯＭカード上にあるＲＯＭ
１３からの転送プログラムを格納するためのメモリであ
る。ｌ／ＯＤＥＣ４はＲＯＭカードのＲＯＭタイプ識別
認識ポート１２をマイクロプロセッサ１がＴ／Ｏリード
１５する際のＩ／Ｏアドレスゾロを割り付けたものであ
り、ＤＭＡＣ５は予めマイクロプロセッサ１がＲＯＭタ
イプ識別認識ボート１２をリードしてＲＡＭ３に対して
メモリ・ライト７を、ＲＯＭカード上＋７） ＲＯＭ
１３ ニ対し７１／Ｏ リード８を設定しておく。バス
インターフェイス１１は本体のデータバス１ｏとＲＯＭ
カードのデータバス１９を電気的に接続するものであり
、ＲＯＭタイプ識別認識ボート１２はｌ／ＯＤＥＣ４で
割り付けられた１／Ｏアドレス６とマイクロプロセッサ
１がＩ／Ｏリート１５アクセスしたＡＮＤ条件で、ポー
トセレクト信号１６かアクティブになりＲＯＭタイプ識
別認識ボート１２の状態を読取る。また、ＡＤＤ Ｃ
０ＵＮ１４はＲＯＭ１３のアドレス線２０に接続されポ
ートセレクト信号１６がアクティブになるとアドレスカ
ウントをセットし、ＤＭＡＣ５が動作終了すると終了信
号９を出力するから、終了信号９とハートリセット信号
１８のＯＲ条件てアドレスカウントをリセットする仕組
みである。
ているメモリ、ＲＡＭ３はＲＯＭカード上にあるＲＯＭ
１３からの転送プログラムを格納するためのメモリであ
る。ｌ／ＯＤＥＣ４はＲＯＭカードのＲＯＭタイプ識別
認識ポート１２をマイクロプロセッサ１がＴ／Ｏリード
１５する際のＩ／Ｏアドレスゾロを割り付けたものであ
り、ＤＭＡＣ５は予めマイクロプロセッサ１がＲＯＭタ
イプ識別認識ボート１２をリードしてＲＡＭ３に対して
メモリ・ライト７を、ＲＯＭカード上＋７） ＲＯＭ
１３ ニ対し７１／Ｏ リード８を設定しておく。バス
インターフェイス１１は本体のデータバス１ｏとＲＯＭ
カードのデータバス１９を電気的に接続するものであり
、ＲＯＭタイプ識別認識ボート１２はｌ／ＯＤＥＣ４で
割り付けられた１／Ｏアドレス６とマイクロプロセッサ
１がＩ／Ｏリート１５アクセスしたＡＮＤ条件で、ポー
トセレクト信号１６かアクティブになりＲＯＭタイプ識
別認識ボート１２の状態を読取る。また、ＡＤＤ Ｃ
０ＵＮ１４はＲＯＭ１３のアドレス線２０に接続されポ
ートセレクト信号１６がアクティブになるとアドレスカ
ウントをセットし、ＤＭＡＣ５が動作終了すると終了信
号９を出力するから、終了信号９とハートリセット信号
１８のＯＲ条件てアドレスカウントをリセットする仕組
みである。
第２図は、上記機能ブロックにおける本体のメモリマツ
プ図てあり、シスデムプログラム３ｏは本体を制御する
プログラムを格納してあり、拡張プログラム領域３１は
ＲＯＭカードのＲＯＭ１３プログラムを転送するメモリ
エリアである。また、データ用ＲＡＭ２２は、データを
格納するメモリエリアである。
プ図てあり、シスデムプログラム３ｏは本体を制御する
プログラムを格納してあり、拡張プログラム領域３１は
ＲＯＭカードのＲＯＭ１３プログラムを転送するメモリ
エリアである。また、データ用ＲＡＭ２２は、データを
格納するメモリエリアである。
次に、動作について詳細に説明する。
まず初めに、マイクロプロセッサ１はＲＯＭタイプ識別
認識ポートをリードして、ＲＯＭ１３サイズを認識しＤ
ＭＡＣ５のセットすなわち拡張プログラム領域３１メモ
リ番地スタートアドレスの指定、ブロック転送指定を行
ない、ＲＡＭ３にはメモリ・ライト７、ＲＯＭ１３には
Ｉ／Ｏリード８の方向指定を夫々性なう。ＤＭＡＣ５の
セットが完了すれば、マイクロプロセッサ１はＤ Ｍ
Ａ Ｃ５をスタートさせる。その際に、そのｎｒＦにポ
ートセレクト信号１６がアクティブ状態になフているこ
とから、ＡＤＤ Ｃ０ＵＮ１４はセットされる。ＤＭ
ＡＣ５は起動している間すなわちブロック転送中ＲＡＭ
３に対してメモリ・ライト７を出力し、ＲＯＭに対して
Ｉ／Ｏリード８を出力している。加えて、ＡＤＤ Ｃ
０ＵＮ１４にもＩｌｏ リード８を接続しているから、
Ｉｌｏ リードごとにアドレスカウントを＋１づつイン
クリメントし、ＲＯＭ１３のプログラム内容を＋１づつ
更新してデータバス１９に出力すると同時に、ＲＡＭ３
はＲＯＭ１３のプログラム内容を格納するわけである。
認識ポートをリードして、ＲＯＭ１３サイズを認識しＤ
ＭＡＣ５のセットすなわち拡張プログラム領域３１メモ
リ番地スタートアドレスの指定、ブロック転送指定を行
ない、ＲＡＭ３にはメモリ・ライト７、ＲＯＭ１３には
Ｉ／Ｏリード８の方向指定を夫々性なう。ＤＭＡＣ５の
セットが完了すれば、マイクロプロセッサ１はＤ Ｍ
Ａ Ｃ５をスタートさせる。その際に、そのｎｒＦにポ
ートセレクト信号１６がアクティブ状態になフているこ
とから、ＡＤＤ Ｃ０ＵＮ１４はセットされる。ＤＭ
ＡＣ５は起動している間すなわちブロック転送中ＲＡＭ
３に対してメモリ・ライト７を出力し、ＲＯＭに対して
Ｉ／Ｏリード８を出力している。加えて、ＡＤＤ Ｃ
０ＵＮ１４にもＩｌｏ リード８を接続しているから、
Ｉｌｏ リードごとにアドレスカウントを＋１づつイン
クリメントし、ＲＯＭ１３のプログラム内容を＋１づつ
更新してデータバス１９に出力すると同時に、ＲＡＭ３
はＲＯＭ１３のプログラム内容を格納するわけである。
そして、ＤＭＡＣ５がブロック転送を終了すると、終了
信号９を出力しＡＤＤＣＯＵＮ１４をリセットしてすべ
ての転送動作を完了する。
信号９を出力しＡＤＤＣＯＵＮ１４をリセットしてすべ
ての転送動作を完了する。
［発明の効果］
以上説明したように本発明によれば、Ｉ／Ｏアドレスデ
コーダと、該Ｉ／Ｏアドレスデコーダ出力とＩ／Ｏリー
ド信号のＡＮＤ入力とするＲＯＭタイプ識別認識ポート
と、ＲＯＭへのアドレス発生をつかさどるアドレスカウ
ンタ回路を備えることにより、ＤＭＡ転送を利用して高
速で本体のメモリにデータ転送することかできると共に
、インターフェイスとしてアドレスバスを必要としない
ため小型化が図れる効果かある。
コーダと、該Ｉ／Ｏアドレスデコーダ出力とＩ／Ｏリー
ド信号のＡＮＤ入力とするＲＯＭタイプ識別認識ポート
と、ＲＯＭへのアドレス発生をつかさどるアドレスカウ
ンタ回路を備えることにより、ＤＭＡ転送を利用して高
速で本体のメモリにデータ転送することかできると共に
、インターフェイスとしてアドレスバスを必要としない
ため小型化が図れる効果かある。
第１図は本発明の一実施例に係るＲＯＭカートの機能ブ
ロック図、第２図は第１１Ａで示した機能ブロック図に
おける本体のメモリマツプ図、第３図は従来のＲＯＭカ
ード構成図である。 １：マイクロプロセッサ ２．１３：ＲＯＭ ３ ： ＲＡＭ ４：ｌ／ＯＤＥＣ ５： ＤＭＡＣ ６： Ｉ／Ｏアドレス ７：メモリ・ライト ８．１５：Ｉｌｏ リード ９：終了信号 ／Ｏ．１９，４２：データバス １１：バスインターフェイス １２ ： ＲＯＭタイプ識別認識ポート１４：ＡＤＤ
Ｃ０ＵＮ １６：ポートセレクト信号 １７：リセット １８ニハ一ドリセツト信号 ３０ニジステムプログラム ３１：拡張プログラム領域 ３２：データ用ＲＡＭ
ロック図、第２図は第１１Ａで示した機能ブロック図に
おける本体のメモリマツプ図、第３図は従来のＲＯＭカ
ード構成図である。 １：マイクロプロセッサ ２．１３：ＲＯＭ ３ ： ＲＡＭ ４：ｌ／ＯＤＥＣ ５： ＤＭＡＣ ６： Ｉ／Ｏアドレス ７：メモリ・ライト ８．１５：Ｉｌｏ リード ９：終了信号 ／Ｏ．１９，４２：データバス １１：バスインターフェイス １２ ： ＲＯＭタイプ識別認識ポート１４：ＡＤＤ
Ｃ０ＵＮ １６：ポートセレクト信号 １７：リセット １８ニハ一ドリセツト信号 ３０ニジステムプログラム ３１：拡張プログラム領域 ３２：データ用ＲＡＭ
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサのバスインターフェイスを有するＲ
ＯＭカードにおいて、Ｉ／Ｏアドレスデコーダと、該Ｉ
／Ｏアドレスデコーダ出力とＩ／Ｏリード信号のＡＮＤ
入力とするＲＯＭタイプ識別認識ポートと、ＲＯＭへの
アドレス発生をつかさどるアドレスカウンタ回路を備え
、前記アドレスカウンタ回路にバスからのＤＭＡ終了信
号とリセット信号のＯＲ出力をアドレスカウンタ回路の
リセット端子に入力し、前記マイクロプロセッサの制御
下で動作することを特徴とする ＲＯＭカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19926386A JPS6354654A (ja) | 1986-08-26 | 1986-08-26 | Ｒｏｍカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19926386A JPS6354654A (ja) | 1986-08-26 | 1986-08-26 | Ｒｏｍカ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354654A true JPS6354654A (ja) | 1988-03-09 |
Family
ID=16404882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19926386A Pending JPS6354654A (ja) | 1986-08-26 | 1986-08-26 | Ｒｏｍカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266626B1 (en) | 1998-07-03 | 2001-07-24 | Mitsubishi Denki Kabushiki Kaisha | ROM data verification circuit |
| US7114640B2 (en) | 2001-11-23 | 2006-10-03 | L'oreal S.A. | Apparatus and method for dispensing product |
-
1986
- 1986-08-26 JP JP19926386A patent/JPS6354654A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6266626B1 (en) | 1998-07-03 | 2001-07-24 | Mitsubishi Denki Kabushiki Kaisha | ROM data verification circuit |
| US7114640B2 (en) | 2001-11-23 | 2006-10-03 | L'oreal S.A. | Apparatus and method for dispensing product |
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