JPS6123267A - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
- Publication number
- JPS6123267A JPS6123267A JP59143853A JP14385384A JPS6123267A JP S6123267 A JPS6123267 A JP S6123267A JP 59143853 A JP59143853 A JP 59143853A JP 14385384 A JP14385384 A JP 14385384A JP S6123267 A JPS6123267 A JP S6123267A
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- JP
- Japan
- Prior art keywords
- data
- cpu
- address
- output port
- ram
- Prior art date
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- Pending
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- Executing Machine-Instructions (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は比較的小規模なマイクロコンピュータ装置の構
成に関する。
成に関する。
（従来技術）
現在マイクロコンピュータ装置は非常に広範囲の分野に
利用されており、このマイクロコンピュータ装置は第１
図に示すように、一般にＣＰＵ１（Ｃｅｎｔｒａｌ Ｐ
ｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、ＲＡＭ２（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ３（Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、入力ポート４、出力ポ
ート５とで構成される。ＣＰＵ１はマイクロコンピュー
タ装置の各部分の動作を制御する。ＲＡＭ２はＣＰＵ１
の演算結果や入出力データの一時記憶をするためのメモ
リである。ＲＯＭ３はＣＰＵを動作させる順番を制御す
るプログラムやデータを記憶し、マイクロコンピュータ
装置を所定の目的通りに動作させる。入力ポート４は入
力装置から命令やデータをマイクロコンピュータ装置を
受け入れるためのインターフエースである。また出力ポ
ート５はマイクロコンピュータ装置から出力装置を動作
させるための命令やデータを出力するインターフエース
である。ＣＰＵ１、ＲＡＭ２、ＲＯＭ３、入力ポート４
、出力ポート５の各間にアドレスバス１１とデータバス
１２が接続される。必要に応じてアドレスバスにアドレ
スデコーダ６が插入される。またＣＰＵ１、ＲＡＭ２、
ＲＯＭ３、と入力ポート４の各間に読み出し信号ライン
１３が插入され、ＣＰＵ１、ＲＡＭ２、出力ポート５の
各間に書込信号ライン１４が接続される。
利用されており、このマイクロコンピュータ装置は第１
図に示すように、一般にＣＰＵ１（Ｃｅｎｔｒａｌ Ｐ
ｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、ＲＡＭ２（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ３（Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、入力ポート４、出力ポ
ート５とで構成される。ＣＰＵ１はマイクロコンピュー
タ装置の各部分の動作を制御する。ＲＡＭ２はＣＰＵ１
の演算結果や入出力データの一時記憶をするためのメモ
リである。ＲＯＭ３はＣＰＵを動作させる順番を制御す
るプログラムやデータを記憶し、マイクロコンピュータ
装置を所定の目的通りに動作させる。入力ポート４は入
力装置から命令やデータをマイクロコンピュータ装置を
受け入れるためのインターフエースである。また出力ポ
ート５はマイクロコンピュータ装置から出力装置を動作
させるための命令やデータを出力するインターフエース
である。ＣＰＵ１、ＲＡＭ２、ＲＯＭ３、入力ポート４
、出力ポート５の各間にアドレスバス１１とデータバス
１２が接続される。必要に応じてアドレスバスにアドレ
スデコーダ６が插入される。またＣＰＵ１、ＲＡＭ２、
ＲＯＭ３、と入力ポート４の各間に読み出し信号ライン
１３が插入され、ＣＰＵ１、ＲＡＭ２、出力ポート５の
各間に書込信号ライン１４が接続される。
このマイクロコンピュータ装置は、ＲＡＭ２、ＲＯＭ３
、入力ポート４、出力ポート５にはアドレスによつてコ
ントロールを行い、データの入出力の混乱を起さないよ
うにそれぞれ個有のアドレスが互いに重ならないように
設定されている。そしてアドレスバス１１より必要に応
じてアドレスデコーダ６を介してアドレスデータが供給
され、ＲＡＭ２、ＲＯＭ３、入力ポート４、出力ポート
５の中の一つが選択され、その中の一つのアドレスが選
択されて、読み出しは読出し信号ライン１３からの信号
によつてこのアドレスのデータが読み出され、データバ
ス１２に出力される。
、入力ポート４、出力ポート５にはアドレスによつてコ
ントロールを行い、データの入出力の混乱を起さないよ
うにそれぞれ個有のアドレスが互いに重ならないように
設定されている。そしてアドレスバス１１より必要に応
じてアドレスデコーダ６を介してアドレスデータが供給
され、ＲＡＭ２、ＲＯＭ３、入力ポート４、出力ポート
５の中の一つが選択され、その中の一つのアドレスが選
択されて、読み出しは読出し信号ライン１３からの信号
によつてこのアドレスのデータが読み出され、データバ
ス１２に出力される。
また書込は書込信号ライン１３からの信号によつて、上
記指定のアドレスにデータバス１２から供給されたデー
タを書き込む。
記指定のアドレスにデータバス１２から供給されたデー
タを書き込む。
このように従来のマイクロコンピュータ装置は、ＣＰＵ
１、ＲＡＭ２、ＲＯＭ３、入力ポート４、出力ボート５
を必須の構成要件とし、これらの各間にアドレスバス１
１、データバス１２。読み出し信号ライン１３、書込信
号ライン１４を配線する必要があつた。
１、ＲＡＭ２、ＲＯＭ３、入力ポート４、出力ボート５
を必須の構成要件とし、これらの各間にアドレスバス１
１、データバス１２。読み出し信号ライン１３、書込信
号ライン１４を配線する必要があつた。
（発明の目的）
本発明は、比較的小規模なマイクロコンピュータ装置に
適用され、その構成部品数を減らし、かつ配線を減らし
てコストを低減することを目的とする。
適用され、その構成部品数を減らし、かつ配線を減らし
てコストを低減することを目的とする。
（実施例）
本発明の一実施例は第２図に示す通り構成される。本実
施例のＣＰＵ１はレジスタを２０個ぐらい内蔵するもの
を使用し、この内蔵レジスタをＲＡＭとして使用して外
部ＲＡＭを省略する。ＣＰＵ１とＲＯＭ３と入力ポート
４の各間にアドレスバス１１とデータバス１２と読み出
し信号ライン１３を接続する。ＣＰＵ１と出力ポート５
はデータバス１２と書込信号ライン１４とを接続する。
施例のＣＰＵ１はレジスタを２０個ぐらい内蔵するもの
を使用し、この内蔵レジスタをＲＡＭとして使用して外
部ＲＡＭを省略する。ＣＰＵ１とＲＯＭ３と入力ポート
４の各間にアドレスバス１１とデータバス１２と読み出
し信号ライン１３を接続する。ＣＰＵ１と出力ポート５
はデータバス１２と書込信号ライン１４とを接続する。
この実施例の出力ポート５のビツト数より少ないか等し
くする。例えば８ビツトのＣＰＵに対してノバイトの出
力ポートを使用する。そして出力ポート５にアドレスバ
ス１１を接続しない。
くする。例えば８ビツトのＣＰＵに対してノバイトの出
力ポートを使用する。そして出力ポート５にアドレスバ
ス１１を接続しない。
本実施例において、ＲＯＭ３と入力ポート４には従来周
知の通りそれぞれ個有のアドレスが互いに重複しないよ
うに設定されており、アドレスバス１１よりＲＯＭ３ま
たは入力ポート４のいずれか一方のアドレスか選択され
て、読み出し信号ライン１３からの信号によつて、この
アドレスのデータが読み出され、データバス１２に出力
される。このとき出力ポート５はアドレスが設定されて
いないので、選択された状態になつているが、書込信号
が出ていないから、出力ポート５は誤動作しない。
知の通りそれぞれ個有のアドレスが互いに重複しないよ
うに設定されており、アドレスバス１１よりＲＯＭ３ま
たは入力ポート４のいずれか一方のアドレスか選択され
て、読み出し信号ライン１３からの信号によつて、この
アドレスのデータが読み出され、データバス１２に出力
される。このとき出力ポート５はアドレスが設定されて
いないので、選択された状態になつているが、書込信号
が出ていないから、出力ポート５は誤動作しない。
ＣＰＵ１から書込信号ライン１４に信号が出力されると
き、出力ポート５はデータバス１２からのデータを書き
込む。出力ポート５はアドレスバス１１を接続しておら
す、アドレス信号が供給されないが、出力ポート５は書
込信号が与えられたとき、アドレスは常に一致している
ものとみなして動作する。このときＲＯＭ３または入力
ポート４のアドレスを選択していても読み出し信号が出
ていないので、誤動作しない。
き、出力ポート５はデータバス１２からのデータを書き
込む。出力ポート５はアドレスバス１１を接続しておら
す、アドレス信号が供給されないが、出力ポート５は書
込信号が与えられたとき、アドレスは常に一致している
ものとみなして動作する。このときＲＯＭ３または入力
ポート４のアドレスを選択していても読み出し信号が出
ていないので、誤動作しない。
い。
本実施例のＲＡＭはＣＰＵ１の内蔵レジスタを使用する
ので、ＲＡＭの書込および読み出し■ＣＰＵ内部で実行
される。
ので、ＲＡＭの書込および読み出し■ＣＰＵ内部で実行
される。
（発明の効果）
本発明はＣＰＵ内蔵のレジスタをＲＡＭとして使用する
ので、外部ＲＡＭが不要になり、また出力ポート５のア
ドレスバスの配線が不要になるから、部品点数が減少し
、また配線基板の総配線距離が短くなり、コストダウン
が出来る。また出力ポート５にデータを送る場合、ＣＰ
Ｕから書込信号が出力されると選択されたものとして動
作するから、インデツクスレジスタにアドレスを設定す
るステツプを省略して出力命令が実行でき、プログラム
のスラツプ数が減少する。
ので、外部ＲＡＭが不要になり、また出力ポート５のア
ドレスバスの配線が不要になるから、部品点数が減少し
、また配線基板の総配線距離が短くなり、コストダウン
が出来る。また出力ポート５にデータを送る場合、ＣＰ
Ｕから書込信号が出力されると選択されたものとして動
作するから、インデツクスレジスタにアドレスを設定す
るステツプを省略して出力命令が実行でき、プログラム
のスラツプ数が減少する。
更に外部ＲＡＭがないので、ＣＰＵの外部に書き込んだ
データを読み込む動作がなく、誤動作を起こしにくくな
る。
データを読み込む動作がなく、誤動作を起こしにくくな
る。
第１図は従来のマイクロコンピュータ装置の構成を示す
回路図、第２図は本発明のマイクロユンピユータ装置の
構成を示す回路図である。 １はＣＰＵ、３はＲＯＭ、４は入力ポート、５は出力ポ
ート、１１はアドレスバス、１２はデータバスである。
回路図、第２図は本発明のマイクロユンピユータ装置の
構成を示す回路図である。 １はＣＰＵ、３はＲＯＭ、４は入力ポート、５は出力ポ
ート、１１はアドレスバス、１２はデータバスである。
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵと、ＲＯＭと、入力ポートと、出力ポートと
からなり、ＣＰＵ、ＲＯＭと入力ポート間にアドレスバ
ス、データバスと読み出し信号ラインを接続するととも
に、出力ポートにデータバスと書込信号ラインを接続し
、 ＣＰＵに内蔵のレジスタを利用することに より外部ＲＡＭを省略し、かつ出力ポートのアドレスバ
スの布線をなくしたことを特徴とするマイクロコンピュ
ータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143853A JPS6123267A (ja) | 1984-07-10 | 1984-07-10 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143853A JPS6123267A (ja) | 1984-07-10 | 1984-07-10 | マイクロコンピユ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123267A true JPS6123267A (ja) | 1986-01-31 |
Family
ID=15348481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143853A Pending JPS6123267A (ja) | 1984-07-10 | 1984-07-10 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123267A (ja) |
-
1984
- 1984-07-10 JP JP59143853A patent/JPS6123267A/ja active Pending
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