JPH11272602A - バスアクセスコントローラ - Google Patents
バスアクセスコントローラInfo
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- JPH11272602A JPH11272602A JP6960198A JP6960198A JPH11272602A JP H11272602 A JPH11272602 A JP H11272602A JP 6960198 A JP6960198 A JP 6960198A JP 6960198 A JP6960198 A JP 6960198A JP H11272602 A JPH11272602 A JP H11272602A
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Abstract
(57)【要約】
【課題】 ハードウェアのデバッグ時間の短縮を図る。
【解決手段】 バスアクセスコントローラ１と周辺デバ
イスとしてのメモリ／ＩＯデコーダ２，メモリ３，Ｉ／
Ｏ４及びＤＭＡＣ（ダイレクト・メモリ・アクセス・コ
ントローラ）５は、アドレスバス６、データバス７及び
コントロールバス８を介して相互に接続されている。バ
スアクセスコントローラ１は、プリンタインタフェース
ポート１０を介して外部の図示しないパソコンによって
制御され、内部のバス６，７，８を介して周辺デバイス
との間でデータの授受を行ったり周辺デバイスを制御す
る。
イスとしてのメモリ／ＩＯデコーダ２，メモリ３，Ｉ／
Ｏ４及びＤＭＡＣ（ダイレクト・メモリ・アクセス・コ
ントローラ）５は、アドレスバス６、データバス７及び
コントロールバス８を介して相互に接続されている。バ
スアクセスコントローラ１は、プリンタインタフェース
ポート１０を介して外部の図示しないパソコンによって
制御され、内部のバス６，７，８を介して周辺デバイス
との間でデータの授受を行ったり周辺デバイスを制御す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロコンピ
ュータシステム等に搭載されて外部からパソコン等の制
御により内部のバスをアクセスするバスアクセスコント
ローラに関する。
ュータシステム等に搭載されて外部からパソコン等の制
御により内部のバスをアクセスするバスアクセスコント
ローラに関する。
【０００２】
【従来の技術】マイクロコンピュータシステムを構成す
るメモリや種々の周辺回路等のデバッグを行う場合、従
来は、マイコンシステムに搭載されるＣＰＵ上でチェッ
クプログラムを走らせることにより、各部の動作確認や
データの授受確認を行っている。しかし、この方法は、
ハードウェアのデバッグの前段階においてチェックプロ
グラムを作成しなければならず、しかもチェックプログ
ラムはあらゆる確認動作を含む完成されたプログラムで
あることが要求されるため、チェックプログラム自体の
デバッグにも多大な労力と時間とを費やすことになる。
るメモリや種々の周辺回路等のデバッグを行う場合、従
来は、マイコンシステムに搭載されるＣＰＵ上でチェッ
クプログラムを走らせることにより、各部の動作確認や
データの授受確認を行っている。しかし、この方法は、
ハードウェアのデバッグの前段階においてチェックプロ
グラムを作成しなければならず、しかもチェックプログ
ラムはあらゆる確認動作を含む完成されたプログラムで
あることが要求されるため、チェックプログラム自体の
デバッグにも多大な労力と時間とを費やすことになる。
【０００３】
【発明が解決しようとする課題】本発明は、このような
点に鑑みされたもので、ハードウェアのデバッグ時間の
短縮を図ることができるバスアクセスコントローラを提
供することを目的とする。
点に鑑みされたもので、ハードウェアのデバッグ時間の
短縮を図ることができるバスアクセスコントローラを提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、外部機器に接
続されるプリンタポート、パラレルデータポート及びシ
リアルデータポートの少なくとも１つからなる外部ポー
トと、周辺デバイスが接続されるバスとの間に接続され
て前記外部機器からの制御によって前記バスを介して前
記周辺デバイスにダイレクトにアクセスするバスアクセ
スコントローラであって、前記外部ポートを介して外部
機器との間でコマンド及びデータを送受信すると共に受
信されたコマンドに基づいて各部を制御するインタフェ
ースコントローラと、このインタフェースコントローラ
を介して入力されたアドレスをアドレスセットコマンド
に基づいて記憶するアドレスレジスタと、前記インタフ
ェースコントローラを介して入力されたデータをデータ
セットコマンドに基づいて記憶するデータレジスタと、
前記インタフェースコントローラで受信されたバス制御
コマンドに基づいて前記バスを制御するバスコントロー
ラとを備えたことを特徴とする。
続されるプリンタポート、パラレルデータポート及びシ
リアルデータポートの少なくとも１つからなる外部ポー
トと、周辺デバイスが接続されるバスとの間に接続され
て前記外部機器からの制御によって前記バスを介して前
記周辺デバイスにダイレクトにアクセスするバスアクセ
スコントローラであって、前記外部ポートを介して外部
機器との間でコマンド及びデータを送受信すると共に受
信されたコマンドに基づいて各部を制御するインタフェ
ースコントローラと、このインタフェースコントローラ
を介して入力されたアドレスをアドレスセットコマンド
に基づいて記憶するアドレスレジスタと、前記インタフ
ェースコントローラを介して入力されたデータをデータ
セットコマンドに基づいて記憶するデータレジスタと、
前記インタフェースコントローラで受信されたバス制御
コマンドに基づいて前記バスを制御するバスコントロー
ラとを備えたことを特徴とする。
【０００５】本発明によれば、プリンタポート、パラレ
ルデータポート、シリアルデータポートといったパソコ
ンのような外部機器に一般的に備えられた外部ポートか
らのコマンドに基づいてインタフェースコントローラが
アドレスレジスタやデータレジスタにアドレスやデータ
をセットしたり、バスコントローラを介して周辺デバイ
スを制御するようにしているので、外部機器からの対話
的な操作によって周辺デバイスに任意のデータを供給し
たり、周辺デバイスから任意のデータを読み出すことが
できる。このため、従来のように周辺デバイスのデバッ
グのためのチェックプログラムが不要になり、機器開発
の納期を大幅に短縮することができる。
ルデータポート、シリアルデータポートといったパソコ
ンのような外部機器に一般的に備えられた外部ポートか
らのコマンドに基づいてインタフェースコントローラが
アドレスレジスタやデータレジスタにアドレスやデータ
をセットしたり、バスコントローラを介して周辺デバイ
スを制御するようにしているので、外部機器からの対話
的な操作によって周辺デバイスに任意のデータを供給し
たり、周辺デバイスから任意のデータを読み出すことが
できる。このため、従来のように周辺デバイスのデバッ
グのためのチェックプログラムが不要になり、機器開発
の納期を大幅に短縮することができる。
【０００６】なお、この発明に係るバスアクセスコント
ローラは、前記バスのアクセス特権を有し、前記バス上
には他のＣＰＵが接続されないマスタモードと、前記バ
ス上にＣＰＵと共に接続されてＣＰＵの周辺デバイスの
１つとして動作するスレーブモードとを備えるようにす
ることができる。これらのモードは、例えば外部からの
モード指定信号によって切り替えるようにする。
ローラは、前記バスのアクセス特権を有し、前記バス上
には他のＣＰＵが接続されないマスタモードと、前記バ
ス上にＣＰＵと共に接続されてＣＰＵの周辺デバイスの
１つとして動作するスレーブモードとを備えるようにす
ることができる。これらのモードは、例えば外部からの
モード指定信号によって切り替えるようにする。
【０００７】このように構成すると、本発明のバスアク
セスコントローラが接続されるシステムの要求に応じ
て、それをＣＰＵのように動作させたり、ＤＭＡＣのよ
うに動作させることができる。
セスコントローラが接続されるシステムの要求に応じ
て、それをＣＰＵのように動作させたり、ＤＭＡＣのよ
うに動作させることができる。
【０００８】
【発明の実施の形態】以下、図面を参照してこの発明の
好ましい実施の形態について説明する。図１は、この発
明の一実施例に係るマイクロコンピュータシステムの構
成を示すブロック図である。このシステムは、バスアク
セスコントローラ１をシステムバス上から見てＣＰＵと
同等に動作させるマスタモードのシステム構成例であ
る。マスタモードでは、バス特権はバスアクセスコント
ローラ１が保有する。周辺デバイス（下記の例ではＤＭ
ＡＣ５）によるバス開放要求があった場合には、バスア
クセスコントローラ１はバス開放動作を行う。
好ましい実施の形態について説明する。図１は、この発
明の一実施例に係るマイクロコンピュータシステムの構
成を示すブロック図である。このシステムは、バスアク
セスコントローラ１をシステムバス上から見てＣＰＵと
同等に動作させるマスタモードのシステム構成例であ
る。マスタモードでは、バス特権はバスアクセスコント
ローラ１が保有する。周辺デバイス（下記の例ではＤＭ
ＡＣ５）によるバス開放要求があった場合には、バスア
クセスコントローラ１はバス開放動作を行う。
【０００９】図１において、バスアクセスコントローラ
１と周辺デバイスとしてのメモリ／ＩＯデコーダ２，メ
モリ３，Ｉ／Ｏ４及びＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）５は、アドレスバス６、デー
タバス７及びコントロールバス８を介して相互に接続さ
れている。バスアクセスコントローラ１は、プリンタイ
ンタフェースポート１０を介して外部の図示しないパソ
コンによって制御され、内部のバス６，７，８を介して
周辺デバイスとの間でデータの授受を行ったり周辺デバ
イスを制御する。また、バスアクセスコントローラ１に
は、それがデバイスセレクト状態であることを示すＬＥ
Ｄ１１、パラレルポート通信におけるデバイスＩＤを設
定するためのディップスイッチ１２、バスアクセスコン
トローラ１のパラレルＩ／Ｏポートをコントロールする
Ｉ／Ｏコントローラ１３及び電源立ち上げ又はプリンタ
ポートからのリセットコマンドにより内部をリセットす
るためのリセット回路１４が設けられている。
１と周辺デバイスとしてのメモリ／ＩＯデコーダ２，メ
モリ３，Ｉ／Ｏ４及びＤＭＡＣ（ダイレクト・メモリ・
アクセス・コントローラ）５は、アドレスバス６、デー
タバス７及びコントロールバス８を介して相互に接続さ
れている。バスアクセスコントローラ１は、プリンタイ
ンタフェースポート１０を介して外部の図示しないパソ
コンによって制御され、内部のバス６，７，８を介して
周辺デバイスとの間でデータの授受を行ったり周辺デバ
イスを制御する。また、バスアクセスコントローラ１に
は、それがデバイスセレクト状態であることを示すＬＥ
Ｄ１１、パラレルポート通信におけるデバイスＩＤを設
定するためのディップスイッチ１２、バスアクセスコン
トローラ１のパラレルＩ／Ｏポートをコントロールする
Ｉ／Ｏコントローラ１３及び電源立ち上げ又はプリンタ
ポートからのリセットコマンドにより内部をリセットす
るためのリセット回路１４が設けられている。
【００１０】図２は、バスアクセスコントローラ１の構
成を示すブロック図である。プリンタポートインタフェ
ースコントローラ（以下、「ＰＰＩＣ」と呼ぶ）２１
は、外部のパソコンのプリンタポートからの制御を行う
ためのユニットで、内部の制御は全てこのＰＰＩＣ２１
を通して行われる。モードレジスタ２２は、ＰＰＩＣ２
１からの指示により、アドレス長（１６ビット／２０ビ
ット）、データ長（８ビット／１６ビット）、バスアク
セス速度、オート・アドレスモード及びＰ／Ｓ（パラレ
ル／シリアル）モード等を設定するレジスタである。イ
ニシャル時は例えばアドレス長１６ビット、データ長８
ビット、バスアクセス速度１００ns、オート・アドレス
モードＯＦＦ、Ｐ／ＳモードＯＦＦに設定されている。
成を示すブロック図である。プリンタポートインタフェ
ースコントローラ（以下、「ＰＰＩＣ」と呼ぶ）２１
は、外部のパソコンのプリンタポートからの制御を行う
ためのユニットで、内部の制御は全てこのＰＰＩＣ２１
を通して行われる。モードレジスタ２２は、ＰＰＩＣ２
１からの指示により、アドレス長（１６ビット／２０ビ
ット）、データ長（８ビット／１６ビット）、バスアク
セス速度、オート・アドレスモード及びＰ／Ｓ（パラレ
ル／シリアル）モード等を設定するレジスタである。イ
ニシャル時は例えばアドレス長１６ビット、データ長８
ビット、バスアクセス速度１００ns、オート・アドレス
モードＯＦＦ、Ｐ／ＳモードＯＦＦに設定されている。
【００１１】レジスタコントローラ２３は、ＰＰＩＣ２
１からの指示により、指定されたレジスタを選択する。
リセットコントローラ２４は、リセット信号RESETの入
力及び電源投入時における内部回路のイニシャライズ制
御を行う。イニシャライズはDEVINIT端子により通知さ
れる。デバイスクロック発生部２５は、内部の制御用ク
ロックCLOCKを生成出力する。アドレスレジスタ２６
は、バスアクセスを行う際のアドレスA0〜A19を格納す
るレジスタで、ＰＰＩＣ２１からの指示により、データ
の設定、読出し及びインクリメント／デクリメント動作
をする。また、アドレスレジスタ２６は、モードレジス
タ２２の設定により、アドレス長（１６／２０ビット）
を切り替え、１６ビットの設定の場合は、A16〜A19まで
をハイインピーダンス状態にする。データレジスタ２７
は、バスアクセスを行う際のデータD0〜D15の入出力を
行うためのレジスタで、ＰＰＩＣ２１からの指示によ
り、データの設定及び読み出しが行えるようにしたもの
である。また、データレジスタ２７は、モードレジスタ
２２の設定により、データ長（８／１６ビット）を切り
替え、８ビットの設定の場合は、D8〜D15はハイインピ
ーダンス状態にする。パラレルポートレジスタ２８は、
ＰＰＩＣ２１からの指示により、１６ビットのパラレル
Ｉ／ＯポートP0〜P15の設定及び読み出しを行う。パラ
レルポートコントロールレジスタ（以下、「ＰＰＣＲ」
と呼ぶ）２９は、パラレルポートレジスタ２８の入出力
を１ビット単位で設定する。
１からの指示により、指定されたレジスタを選択する。
リセットコントローラ２４は、リセット信号RESETの入
力及び電源投入時における内部回路のイニシャライズ制
御を行う。イニシャライズはDEVINIT端子により通知さ
れる。デバイスクロック発生部２５は、内部の制御用ク
ロックCLOCKを生成出力する。アドレスレジスタ２６
は、バスアクセスを行う際のアドレスA0〜A19を格納す
るレジスタで、ＰＰＩＣ２１からの指示により、データ
の設定、読出し及びインクリメント／デクリメント動作
をする。また、アドレスレジスタ２６は、モードレジス
タ２２の設定により、アドレス長（１６／２０ビット）
を切り替え、１６ビットの設定の場合は、A16〜A19まで
をハイインピーダンス状態にする。データレジスタ２７
は、バスアクセスを行う際のデータD0〜D15の入出力を
行うためのレジスタで、ＰＰＩＣ２１からの指示によ
り、データの設定及び読み出しが行えるようにしたもの
である。また、データレジスタ２７は、モードレジスタ
２２の設定により、データ長（８／１６ビット）を切り
替え、８ビットの設定の場合は、D8〜D15はハイインピ
ーダンス状態にする。パラレルポートレジスタ２８は、
ＰＰＩＣ２１からの指示により、１６ビットのパラレル
Ｉ／ＯポートP0〜P15の設定及び読み出しを行う。パラ
レルポートコントロールレジスタ（以下、「ＰＰＣＲ」
と呼ぶ）２９は、パラレルポートレジスタ２８の入出力
を１ビット単位で設定する。
【００１２】バスコントローラ３０は、バスのメモリリ
ード／ライト、Ｉ／Ｏリード／ライト、バスの開放（マ
スターモード）及びバスの取得（スレーブモード）等の
動作をコントロールするもので、モードレジスタ２２の
設定により、バスのアクセス速度を１００ns、２００n
s、３００ns、４００nsのいずれかに設定することがで
きる。マスタ／スレーブコントローラ３１は、動作モー
ド信号M/Sに基づいてマスターモードとスレーブモード
のコントロールを行う。
ード／ライト、Ｉ／Ｏリード／ライト、バスの開放（マ
スターモード）及びバスの取得（スレーブモード）等の
動作をコントロールするもので、モードレジスタ２２の
設定により、バスのアクセス速度を１００ns、２００n
s、３００ns、４００nsのいずれかに設定することがで
きる。マスタ／スレーブコントローラ３１は、動作モー
ド信号M/Sに基づいてマスターモードとスレーブモード
のコントロールを行う。
【００１３】各部の信号について説明すると、CLOCKは
例えば１０ＭＨｚのデバイスクロック信号、RESETは内
部を初期化するためのリセット信号、M/Sはマスターモ
ードとスレーブモードとを切り換えるモード切替信号、
DEVONLはプリンタインタフェースポートからのコマンド
によりデバイスセレクトされた時にアクティブになるデ
バイスオンライン信号、DEVINITは電源立ち上げ時及び
プリンタインタフェースによるイニシャライズ（リセッ
ト）時にアクティブとなるデバイスイニシャライズ信
号、A0〜A19はアドレス、D0〜D15はデータ、MEREQはシ
ステムバスに対しメモリアクセスであることを示すメモ
リリクエスト信号、IOREQはシステムバスに対しＩ／Ｏ
アクセスであることを示すＩ／Ｏリクエスト信号、RDは
システムバスに対しリードアクセスであることを示すリ
ード信号、WRLはシステムバスに対し下位側のデータラ
イトアクセスであることを示す下位バイトライト信号、
WRHはシステムバスに対し上位側のデータライトアクセ
スであることを示す上位バイトライト信号、BUSREQはバ
ス開放要求を行うためのバスリクエスト信号、BUSACKは
バス開放完了を示すバスアクノリッジ信号、P0〜P15は
パラレルＩ／Ｏポート、PSTBはプリンタインタフェース
ストローブ信号で、プリンタインタフェースポート・デ
ータ（PDAT0〜PDATA7）が入力されていることを示し、
この信号に同期してデータの入出力が行われるもの、PD
ATA0〜PDATA7はプリンタインタフェースポート入力デー
タで、上位側との通信を行うためのコマンド、データを
与える信号、PSTS0〜PSTS3はプリンタインタフェースポ
ート出力データで、上位側との通信によって外部に出力
される信号、PID0〜PID2はプリンタポート・デバイスＩ
Ｄ入力データで、パラレルポート通信におけるデバイス
ＩＤを示す信号である。
例えば１０ＭＨｚのデバイスクロック信号、RESETは内
部を初期化するためのリセット信号、M/Sはマスターモ
ードとスレーブモードとを切り換えるモード切替信号、
DEVONLはプリンタインタフェースポートからのコマンド
によりデバイスセレクトされた時にアクティブになるデ
バイスオンライン信号、DEVINITは電源立ち上げ時及び
プリンタインタフェースによるイニシャライズ（リセッ
ト）時にアクティブとなるデバイスイニシャライズ信
号、A0〜A19はアドレス、D0〜D15はデータ、MEREQはシ
ステムバスに対しメモリアクセスであることを示すメモ
リリクエスト信号、IOREQはシステムバスに対しＩ／Ｏ
アクセスであることを示すＩ／Ｏリクエスト信号、RDは
システムバスに対しリードアクセスであることを示すリ
ード信号、WRLはシステムバスに対し下位側のデータラ
イトアクセスであることを示す下位バイトライト信号、
WRHはシステムバスに対し上位側のデータライトアクセ
スであることを示す上位バイトライト信号、BUSREQはバ
ス開放要求を行うためのバスリクエスト信号、BUSACKは
バス開放完了を示すバスアクノリッジ信号、P0〜P15は
パラレルＩ／Ｏポート、PSTBはプリンタインタフェース
ストローブ信号で、プリンタインタフェースポート・デ
ータ（PDAT0〜PDATA7）が入力されていることを示し、
この信号に同期してデータの入出力が行われるもの、PD
ATA0〜PDATA7はプリンタインタフェースポート入力デー
タで、上位側との通信を行うためのコマンド、データを
与える信号、PSTS0〜PSTS3はプリンタインタフェースポ
ート出力データで、上位側との通信によって外部に出力
される信号、PID0〜PID2はプリンタポート・デバイスＩ
Ｄ入力データで、パラレルポート通信におけるデバイス
ＩＤを示す信号である。
【００１４】次に、本システムの動作について説明す
る。このシステムでは、プリンタインタフェースポート
１０を介して外部のパソコンなどから与えられるコマン
ド及びデータに基づいてバスアクセスコントローラ１が
周辺デバイスをダイレクトにアクセスする。バスアクセ
スコントローラ１へのコマンドは、ＰＰＩＣ２１に対す
るPDATA0〜7及びPSTB信号の入力により与えられる。図
３に示すように、PDATA0〜7のうち、例えば下位４ビッ
トPDATA0〜3がコマンドコード、上位４ビットPDATA4〜7
がデータのように設定し、これらコマンド及びデータを
PSTB信号に同期して入力する。また、周辺デバイスから
データを読み出して外部のパソコンに出力するリードデ
ータコマンドの場合には、データをPSTS0〜PSTS3を介し
て出力する。その際、パラレル（Ｐ）出力モードとシリ
アル（Ｓ）出力モードとがあり、Ｐ（４ビットパラレ
ル）出力モードでは、図４（ａ）に示すように、PSTS0
〜PSTS3の全てを使用してPSTB信号に同期して４ビット
データがパラレル出力され、Ｓ（１ビットシリアル）出
力モードでは、同図（ｂ）に示すように、PSTS0のみを
使用してPSTB信号に同期して４ビットデータが１ビット
ずつシリアル出力される。
る。このシステムでは、プリンタインタフェースポート
１０を介して外部のパソコンなどから与えられるコマン
ド及びデータに基づいてバスアクセスコントローラ１が
周辺デバイスをダイレクトにアクセスする。バスアクセ
スコントローラ１へのコマンドは、ＰＰＩＣ２１に対す
るPDATA0〜7及びPSTB信号の入力により与えられる。図
３に示すように、PDATA0〜7のうち、例えば下位４ビッ
トPDATA0〜3がコマンドコード、上位４ビットPDATA4〜7
がデータのように設定し、これらコマンド及びデータを
PSTB信号に同期して入力する。また、周辺デバイスから
データを読み出して外部のパソコンに出力するリードデ
ータコマンドの場合には、データをPSTS0〜PSTS3を介し
て出力する。その際、パラレル（Ｐ）出力モードとシリ
アル（Ｓ）出力モードとがあり、Ｐ（４ビットパラレ
ル）出力モードでは、図４（ａ）に示すように、PSTS0
〜PSTS3の全てを使用してPSTB信号に同期して４ビット
データがパラレル出力され、Ｓ（１ビットシリアル）出
力モードでは、同図（ｂ）に示すように、PSTS0のみを
使用してPSTB信号に同期して４ビットデータが１ビット
ずつシリアル出力される。
【００１５】ある番地にデータをライトする場合には、
アドレスレジスタセット、データレジスタセット、
バスライトの３つのコマンドを外部のパソコンなどか
ら連続的に与えるようにする。のアドレスレジスタセ
ットでは、例えば１６ビットアドレスの場合は４ビット
ずつ４回のデータ（PDATA0〜3）入力によってアドレス
レジスタ２６にアドレスがセットされ、２０ビットアド
レスの場合は４ビットずつ５回のデータ（PDATA0〜3）
入力によってアドレスレジスタ２６にアドレスがセット
される。
アドレスレジスタセット、データレジスタセット、
バスライトの３つのコマンドを外部のパソコンなどか
ら連続的に与えるようにする。のアドレスレジスタセ
ットでは、例えば１６ビットアドレスの場合は４ビット
ずつ４回のデータ（PDATA0〜3）入力によってアドレス
レジスタ２６にアドレスがセットされ、２０ビットアド
レスの場合は４ビットずつ５回のデータ（PDATA0〜3）
入力によってアドレスレジスタ２６にアドレスがセット
される。
【００１６】のデータレジスタセットもこれとほぼ同
様に、８ビットデータの場合には２回のデータ（PDATA0
〜3）入力で、また１６ビットデータの場合には４回の
データ（PDATA0〜3）入力でデータレジスタ２７にそれ
ぞれ８ビット、１６ビットのデータがセットされる。
のバスライトコマンドが入力されると、ＰＰＩＣ２１
は、バスコントローラ３０にコントロール信号を出力
し、バスコントローラ３０はこれに応答してライト信号
WRL，WRHをアクティブにする。これにより、アドレスレ
ジスタ２６で指定されたアドレスにデータレジスタ２７
に格納されたデータがライトされる。
様に、８ビットデータの場合には２回のデータ（PDATA0
〜3）入力で、また１６ビットデータの場合には４回の
データ（PDATA0〜3）入力でデータレジスタ２７にそれ
ぞれ８ビット、１６ビットのデータがセットされる。
のバスライトコマンドが入力されると、ＰＰＩＣ２１
は、バスコントローラ３０にコントロール信号を出力
し、バスコントローラ３０はこれに応答してライト信号
WRL，WRHをアクティブにする。これにより、アドレスレ
ジスタ２６で指定されたアドレスにデータレジスタ２７
に格納されたデータがライトされる。
【００１７】また、ある番地に存在するデータをリード
する場合には、アドレスレジスタセット、バスリー
ド、データレジスタリードの３つのコマンドを外部の
パソコンなどから連続的に与えるようにする。は上記
と同様であるので説明は割愛する。のバスリードで
は、コントロールバス８に対し、リード信号RDを出力
し、アドレスレジスタ２６にセットされたアドレスから
データをリードしてデータレジスタ２７に格納する。こ
のときのアクセスは、データバス７が２０ビットであれ
ば、２０ビットパラレルとなる。のデータレジスタリ
ードコマンドが入力されると、データレジスタ２７から
データが４ビットずつ読み出され、Ｐモードの場合に
は、８ビットデータで２回、１６ビットデータで４回の
読み出しでプリンタインタフェースポート１０にデータ
が出力される。また、Ｓモードの場合には、８ビットデ
ータで８回、１６ビットデータで１６回の読み出し動作
となる。
する場合には、アドレスレジスタセット、バスリー
ド、データレジスタリードの３つのコマンドを外部の
パソコンなどから連続的に与えるようにする。は上記
と同様であるので説明は割愛する。のバスリードで
は、コントロールバス８に対し、リード信号RDを出力
し、アドレスレジスタ２６にセットされたアドレスから
データをリードしてデータレジスタ２７に格納する。こ
のときのアクセスは、データバス７が２０ビットであれ
ば、２０ビットパラレルとなる。のデータレジスタリ
ードコマンドが入力されると、データレジスタ２７から
データが４ビットずつ読み出され、Ｐモードの場合に
は、８ビットデータで２回、１６ビットデータで４回の
読み出しでプリンタインタフェースポート１０にデータ
が出力される。また、Ｓモードの場合には、８ビットデ
ータで８回、１６ビットデータで１６回の読み出し動作
となる。
【００１８】なお、モードレジスタ２２にオートインク
リメント又はオートディクリメントの設定がなされてい
る場合には、バスアクセスの実行後、アドレスレジスタ
２６のアドレスをインクリメント又はディクリメントす
れば良く、連続したアドレスに対してのバスアクセス
は、毎回アドレスをセットすることなく行うことができ
る。また、アクセスの対象がメモリ３であるかＩ／Ｏ４
であるかは、バスアクセス時のコマンドで指定すればよ
い。
リメント又はオートディクリメントの設定がなされてい
る場合には、バスアクセスの実行後、アドレスレジスタ
２６のアドレスをインクリメント又はディクリメントす
れば良く、連続したアドレスに対してのバスアクセス
は、毎回アドレスをセットすることなく行うことができ
る。また、アクセスの対象がメモリ３であるかＩ／Ｏ４
であるかは、バスアクセス時のコマンドで指定すればよ
い。
【００１９】以上のマスタモードの本システムによれ
ば、プリンタインタフェースポートを介した外部からの
コマンド・データ入力によって周辺デバイスのデバッグ
が行えるので、システムに対して対話的なデバッグ作業
が可能になる。このため、完璧なチェックプログラムを
作成しなければならなかった従来のデバッグ方法に比
べ、作業効率が格段に向上し、納期の短縮を図ることが
できる。
ば、プリンタインタフェースポートを介した外部からの
コマンド・データ入力によって周辺デバイスのデバッグ
が行えるので、システムに対して対話的なデバッグ作業
が可能になる。このため、完璧なチェックプログラムを
作成しなければならなかった従来のデバッグ方法に比
べ、作業効率が格段に向上し、納期の短縮を図ることが
できる。
【００２０】また、ＥＰＲＯＭやＥＥＰＲＯＭにデータ
を書き込んだり、書き込まれたデータを変更するような
場合、一般にＲＯＭライターが使用されるが、従来のＲ
ＯＭライターでは、ＲＯＭはボード上に搭載される前に
必要なデータが書き込まれるか、一旦ボード上から取り
外してデータが更新されることになる。しかし、本発明
のシステムによれば、外部からのコマンド入力によって
容易にデータを書き込んだり書き換えたりすることがで
きるＲＯＭライターとしても使用することができる。。
を書き込んだり、書き込まれたデータを変更するような
場合、一般にＲＯＭライターが使用されるが、従来のＲ
ＯＭライターでは、ＲＯＭはボード上に搭載される前に
必要なデータが書き込まれるか、一旦ボード上から取り
外してデータが更新されることになる。しかし、本発明
のシステムによれば、外部からのコマンド入力によって
容易にデータを書き込んだり書き換えたりすることがで
きるＲＯＭライターとしても使用することができる。。
【００２１】図５は、本発明の他の実施例に係るマイク
ロコンピュータシステムの構成を示すブロック図であ
る。ここではスレーブモードの構成を示している。スレ
ーブモードでは、バスアクセスコントローラ１がシステ
ムバス上から見て周辺デバイスに相当する。図１の構成
に対し、ＤＭＡＣ５の代わりにＣＰＵ１５が接続されて
いる。バスアクセスコントローラ１は、ＣＰＵ１５に対
してバスの取得要求（BUSREQ）を出力し、ＣＰＵ１５に
バスを開放させて自由にアクセスするＤＭＡＣとして機
能することができる。マスタモード／スレーブモード
は、例えばバスアクセスコントローラ１のＭ／Ｓ端子に
ＧＮＤを接続するか、ＶＣＣを接続するかによって切り
替ればよい。
ロコンピュータシステムの構成を示すブロック図であ
る。ここではスレーブモードの構成を示している。スレ
ーブモードでは、バスアクセスコントローラ１がシステ
ムバス上から見て周辺デバイスに相当する。図１の構成
に対し、ＤＭＡＣ５の代わりにＣＰＵ１５が接続されて
いる。バスアクセスコントローラ１は、ＣＰＵ１５に対
してバスの取得要求（BUSREQ）を出力し、ＣＰＵ１５に
バスを開放させて自由にアクセスするＤＭＡＣとして機
能することができる。マスタモード／スレーブモード
は、例えばバスアクセスコントローラ１のＭ／Ｓ端子に
ＧＮＤを接続するか、ＶＣＣを接続するかによって切り
替ればよい。
【００２２】このスレーブモードの本システムによれ
ば、従来、通信プログラム処理等のＣＰＵの負荷が大き
い用途での処理速度の低下という問題を解決し、通信プ
ログラムの大部分の処理をバスアクセスコントローラ１
で分担することができるので、ＣＰＵの負荷を軽減して
処理速度を飛躍的に向上させることができるという効果
がある。
ば、従来、通信プログラム処理等のＣＰＵの負荷が大き
い用途での処理速度の低下という問題を解決し、通信プ
ログラムの大部分の処理をバスアクセスコントローラ１
で分担することができるので、ＣＰＵの負荷を軽減して
処理速度を飛躍的に向上させることができるという効果
がある。
【００２３】なお、以上の各実施例では、マイコンボー
ド上に搭載されたバイアクセスコントローラ１をパソコ
ンのプリンタインタフェース１０に接続して使用した例
を示したが、マイコンボード上のパラレルポートやシリ
アルポート等に接続して使用するようにしても良い。こ
れらに共通するのは、パソコンの標準的な出力ポートと
して接続が容易であるという点である。本発明の最大の
メリットはこの点にある。
ド上に搭載されたバイアクセスコントローラ１をパソコ
ンのプリンタインタフェース１０に接続して使用した例
を示したが、マイコンボード上のパラレルポートやシリ
アルポート等に接続して使用するようにしても良い。こ
れらに共通するのは、パソコンの標準的な出力ポートと
して接続が容易であるという点である。本発明の最大の
メリットはこの点にある。
【００２４】また、上記実施例では、バスアクセスコン
トローラ１がプリンタインタフェース１０に対して１台
だけ接続されている例を示したが、例えば図６に示すよ
うに、プリンタポート又はパラレルポートに複数台接続
してそれらを別々に制御することもできる。この場合に
は、ディップスイッチ１２で各バスアクセスコントロー
ラ１のＩＤを設定し、デバイスの有効／無効設定コマン
ドと、対象デバイスのＩＤとを各コントローラ１に出力
する。無効に設定されたコントローラ１は、以後、デー
タを受信しない。これにより、各デバイス毎の制御が可
能になる。
トローラ１がプリンタインタフェース１０に対して１台
だけ接続されている例を示したが、例えば図６に示すよ
うに、プリンタポート又はパラレルポートに複数台接続
してそれらを別々に制御することもできる。この場合に
は、ディップスイッチ１２で各バスアクセスコントロー
ラ１のＩＤを設定し、デバイスの有効／無効設定コマン
ドと、対象デバイスのＩＤとを各コントローラ１に出力
する。無効に設定されたコントローラ１は、以後、デー
タを受信しない。これにより、各デバイス毎の制御が可
能になる。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、プ
リンタポート、パラレルデータポート、シリアルデータ
ポートといったパソコンのような外部機器に一般的に備
えられた外部ポートからのコマンドに基づいてインタフ
ェースコントローラがアドレスレジスタやデータレジス
タにアドレスやデータをセットしたり、バスコントロー
ラを介して周辺デバイスを制御するようにしているの
で、外部機器からの対話的な操作によって周辺デバイス
に任意のデータを供給したり、周辺デバイスから任意の
データを読み出すことができ、機器開発の納期を大幅に
短縮することができるという効果を奏する。
リンタポート、パラレルデータポート、シリアルデータ
ポートといったパソコンのような外部機器に一般的に備
えられた外部ポートからのコマンドに基づいてインタフ
ェースコントローラがアドレスレジスタやデータレジス
タにアドレスやデータをセットしたり、バスコントロー
ラを介して周辺デバイスを制御するようにしているの
で、外部機器からの対話的な操作によって周辺デバイス
に任意のデータを供給したり、周辺デバイスから任意の
データを読み出すことができ、機器開発の納期を大幅に
短縮することができるという効果を奏する。
【図１】 本発明の一実施例に係るコンピュータシステ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】 同システムにおけるバスアクセスコントロー
ラのブロック図である。
ラのブロック図である。
【図３】 同システムで使用されるデータフォーマット
を示す図である。
を示す図である。
【図４】 同システムにおけるデータリード動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図５】 本発明の他の実施例に係るコンピュータシス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図６】 本発明の更に他の実施例に係るシステムを示
すブロック図である。
すブロック図である。
１…バスアクセスコントローラ、２…メモリ／ＩＯデコ
ーダ、３…メモリ、４…Ｉ／Ｏ、５…ＤＭＡＣ、６…ア
ドレスバス、７…データバス、８…コントロールバス、
１０…プリンタインタフェース、１１…ＬＥＤ、１２…
ＤＩＰ−ＳＷ、１３…Ｉ／Ｏコントローラ、１４…リセ
ット、１５…ＣＰＵ、２１…プリンタポートインタフェ
ースコントローラ、２２…モードレジスタ、２３…レジ
スタコントローラ、２４…リセットコントローラ、２５
…デバイスクロック、２６…アドレスレジスタ、２７…
データレジスタ、２８…パラレルポートレジスタ、２９
…パラレルポートコントロールレジスタ、３０…バスコ
ントローラ、３１…マスタ／スレーブコントローラ。
ーダ、３…メモリ、４…Ｉ／Ｏ、５…ＤＭＡＣ、６…ア
ドレスバス、７…データバス、８…コントロールバス、
１０…プリンタインタフェース、１１…ＬＥＤ、１２…
ＤＩＰ−ＳＷ、１３…Ｉ／Ｏコントローラ、１４…リセ
ット、１５…ＣＰＵ、２１…プリンタポートインタフェ
ースコントローラ、２２…モードレジスタ、２３…レジ
スタコントローラ、２４…リセットコントローラ、２５
…デバイスクロック、２６…アドレスレジスタ、２７…
データレジスタ、２８…パラレルポートレジスタ、２９
…パラレルポートコントロールレジスタ、３０…バスコ
ントローラ、３１…マスタ／スレーブコントローラ。
Claims (1)
- 【請求項１】 外部機器に接続されるプリンタポート、
パラレルデータポート及びシリアルデータポートの少な
くとも１つからなる外部ポートと、周辺デバイスが接続
されるバスとの間に接続されて前記外部機器からの制御
によって前記バスを介して前記周辺デバイスにダイレク
トにアクセスするバスアクセスコントローラであって、 前記外部ポートを介して外部機器との間でコマンド及び
データを送受信すると共に受信されたコマンドに基づい
て各部を制御するインタフェースコントローラと、 このインタフェースコントローラを介して入力されたア
ドレスをアドレスセットコマンドに基づいて記憶するア
ドレスレジスタと、 前記インタフェースコントローラを介して入力されたデ
ータをデータセットコマンドに基づいて記憶するデータ
レジスタと、 前記インタフェースコントローラで受信されたバス制御
コマンドに基づいて前記バスを制御するバスコントロー
ラとを備えたことを特徴とするバスアクセスコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6960198A JPH11272602A (ja) | 1998-03-19 | 1998-03-19 | バスアクセスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6960198A JPH11272602A (ja) | 1998-03-19 | 1998-03-19 | バスアクセスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11272602A true JPH11272602A (ja) | 1999-10-08 |
Family
ID=13407531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6960198A Pending JPH11272602A (ja) | 1998-03-19 | 1998-03-19 | バスアクセスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11272602A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124532A (ja) * | 2007-11-16 | 2009-06-04 | Nec Electronics Corp | 半導体集積回路 |
-
1998
- 1998-03-19 JP JP6960198A patent/JPH11272602A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124532A (ja) * | 2007-11-16 | 2009-06-04 | Nec Electronics Corp | 半導体集積回路 |
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