JPH06150026A

JPH06150026A - マイクロコンピュータ、及びエミュレータ

Info

Publication number: JPH06150026A
Application number: JP4316068A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ツ石; Giichi Aoto; 義一青砥; Atsushi Hirose; 敦廣瀬; Tatsuya Suzuki; 達也鈴木
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1992-10-30
Filing date: 1992-10-30
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】特定の実チップとしてのマイクロコンピュー
タと同一チップで成るエミュレーション用プロセッサを
用いて、複数種類のマイクロコンピュータに対応するエ
ミュレーション用プロセッサとして利用できるマイクロ
コンピュータを提供する。【構成】何れのマイクロコンピュータのエミュレーシ
ョン用マイクロコンピュータとするかを選択するための
制御レジスタ９を採用することにより、メモリ容量ある
いは内蔵機能ブロックの有効・無効などを独立に指定可
能とする。中央処理装置２のプログラムＲＯＭを内蔵し
ないシングルチップマイクロコンピュータに対応させて
エミュレーション用マイクロコンピュータを実現して、
各種ＲＯＭ内蔵のシングルチップマイクロコンピュータ
に対応可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュー
タ、及びマイクロコンピュータ応用システムの開発装置
であるエミュレータにかかり、例えば、マイクロコンピ
ュータのエミュレーション用のマイクロコンピュータ
（以下単にエミュレーション用マイクロコンピュータと
も記す）、そして当該エミュレーション用マイクロコン
ピュータを搭載してなるエミュレータに利用して有効な
技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータを
用いたシステムの開発を行うために、いわゆる、インサ
ーキットエミュレータとよばれるマイクロコンピュータ
開発装置が用いられる。マイクロコンピュータ開発装置
は、ソフトウェア開発用のいわゆるパーソナルコンピュ
ータなどのシステム開発装置と開発中の応用システム
（ユーザシステム）との間に接続され、その応用システ
ムに装着されるべきシングルチップマイクロコンピュー
タ（ターゲットマイクロコンピュータ）の機能を代行し
つつ、デバッガーとしての機能を有し、ソフトウェアあ
るいは応用システムの開発を支援するものである。この
マイクロコンピュータ開発装置には上記シングルチップ
マイクロコンピュータに対応した、エバリュエーション
チップ（評価チップ）とよばれる、評価用のエミュレー
ション用マイクロコンピュータ（エミュレーション用プ
ロセッサ）が用いられる。かかるエミュレーション用マ
イクロコンピュータにシングルチップマイクロコンピュ
ータを包含する機能と、マイクロコンピュータの内部状
態を出力、およびマイクロコンピュータの動作を制御す
る専用の機能を追加することにより、マイクロコンピュ
ータ開発装置の開発が容易とされる。インサーキットエ
ミュレータについては、たとえば、昭和５９年１１月３
０日オーム社発行の『ＬＳＩハンドブック』第５６２頁
乃至第５６３頁などによって、また、エミュレーション
用マイクロコンピュータについては、たとえば、特開昭
６３−１０６８４０号などによって、公知であるので詳
細な説明は省略する。

【０００３】

【発明が解決しようとする課題】しかしながら、エミュ
レーション用マイクロコンピュータはシングルチップマ
イクロコンピュータとは別個の半導体集積回路装置であ
り、設計・製造・評価などをそれぞれについて行う必要
があり、無駄が生じていた。さらに、マイクロコンピュ
ータの品種毎にエミュレーション用マイクロコンピュー
タが提供されると、個々のピン（外部リード端子など）
配置の相違などによって、マイクロコンピュータ開発装
置に汎用性が得られず、応用システムの開発体制を容易
にかつ迅速に整えることができないという問題点があっ
た。

【０００４】これに対して、複数種類のシングルチップ
マイクロコンピュータに対応することの可能なエミュレ
ーション用マイクロコンピュータを提供し、応用システ
ムの開発体制を容易にかつ迅速に整えることができるマ
イクロコンピュータ開発装置を提供する手段として、特
開平３−２７１８３４号公報に記載のものがある。かか
るエミュレーション用マイクロコンピュータとマイクロ
コンピュータ開発装置は複数種類のシングルチップマイ
クロコンピュータに対応可能なものの、エミュレーショ
ン用マイクロコンピュータは実チップとしてのシングル
チップマイクロコンピュータとは別個の半導体集積回路
であり、設計・製造・評価などをそれぞれについて行う
必要があり、これらについての無駄は充分には低減でき
ていない。

【０００５】これに対して、公知とされた例ではない
が、実チップとしてのシングルチップマイクロコンピュ
ータに対して、マイクロコンピュータの内部状態の出
力、およびマイクロコンピュータの動作を制御する専用
の機能を追加し、これらのエミュレーション機能のため
の専用端子（エミュレーション用の端子）を付加したシ
ングルチップマイクロコンピュータを、エミュレーショ
ン用マイクロコンピュータとして用いることができる。
即ち、実チップとしてのシングルチップマイクロコンピ
ュータとして利用する場合には、シングルチップマイク
ロコンピュータとして必要な端子を有するパッケージ、
例えば１１２ピンパッケージに組立てられ、エミュレー
ション用マイクロコンピュータとして利用する場合に
は、前記端子に加えて、前記エミュレーション用の端子
を有するパッケージ、例えば１３５ピンパッケージに組
立てられるものである。これによって、エミュレーショ
ン用マイクロコンピュータをシングルチップマイクロコ
ンピュータと同一の半導体集積回路として実現でき、設
計・製造・評価などを共通化し、無駄を省くことができ
る。しかしながら、上記した例ではエミュレーション用
端子は最大２３本に制限され、前記特開平３−２７１８
３４号公報に記載されるように外部端子からエミュレー
ション対象のシングルチップマイクロコンピュータを指
定することが困難になる場合がある。更には、エミュレ
ーション用マイクロコンピュータの開発後の製品展開に
充分な余裕を持たせることができず、応用システムの開
発体制を容易にかつ迅速に整えることが困難である。例
えば、前記エミュレーション用端子の３本を、エミュレ
ーション対象のシングルチップマイクロコンピュータの
指定に用いることができた場合であっても、指定可能な
種類は８種類であって、これ以外のマイクロコンピュー
タについては、マイクロコンピュータとエミュレーショ
ン用マイクロコンピュータ兼用の半導体集積回路を新た
に開発しなければならず、広範な製品展開には対応困難
である。特にメモリ容量の製品展開について、ＲＯＭ、
ＲＡＭの容量を独立に指定するような細かな指定は困難
であり、複数の種類のシングルチップマイクロコンピュ
ータに対応することの可能なエミュレーション用マイク
ロコンピュータを提供しつつ、応用システムの開発体制
を容易にかつ迅速に整える前記目的を充分に実現するこ
とができない。

【０００６】また、エミュレーション用端子を増加させ
ることは、本来のマイクロコンピュータに必要でない端
子を増加させることになり、ボンディングパッドのよう
な入力または出力端子、さらには入力又は出力バッファ
のような回路は論理回路に比較してチップ占有面積が大
きいため、マイクロコンピュータの物理的規模を増加
し、製造費用を増加させてしまう。

【０００７】本発明の目的は、特定の実チップとしての
マイクロコンピュータと同一の半導体集積回路で成るエ
ミュレーション用マイクロコンピュータを用いて、複数
種類のマイクロコンピュータに対応するエミュレーショ
ン用マイクロコンピュータとして利用できるマイクロコ
ンピュータを提供することにある。さらに応用システム
の開発体制を容易にかつ迅速に整えることができるマイ
クロコンピュータ開発装置としてのエミュレータを提供
することを目的とする。また、少ない製造個数に比べて
大きく費やされるエミュレーション用マイクロコンピュ
ータのための設計・製造・評価の時間及び費用を省くこ
とにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、複数のマイクロコンピュータに
対応可能なエミュレーション用マイクロコンピュータと
しても実チップとしてのマイクロコンピュータとしても
使用な半導体集積回路であって、かつ、エミュレーショ
ン用端子を最低限として、対応可能なマイクロコンピュ
ータの内いずれのマイクロコンピュータに対応した動作
を行うかを指定するレジスタ手段を有するものである。
かかるレジスタ手段により、メモリ容量あるいは内蔵機
能ブロックの有効・無効の指定を独立に行うことを可能
として、将来的な製品展開に対応可能とするものであ
る。この場合、プログラム格納用の固定的なメモリ、例
えばＲＯＭを内蔵しないマイクロコンピュータと共通の
半導体集積回路としてエミュレーション用マイクロコン
ピュータを実現するものである。エミュレーション用マ
イクロコンピュータとしてはプログラムの変更を随時行
う必要があるため、プログラム格納用の固定的なメモリ
は使用できず、マイクロコンピュータ開発装置上のＲＡ
Ｍでなるエミュレーションメモリで前記プログラム格納
用の固定的なメモリの代行をさせるためである。また、
エミュレーション用マイクロコンピュータの内部バスに
含まれるアドレスバスの内容をエミュレーション専用に
出力すると共に、前記アドレスバスの内の少なくとも１
本の内容を前記エミュレーション専用出力とは別に出力
することが選択可能にされたインタフェース回路を採用
できる。これによって開発期間を短縮し、製造費用を低
減するものである。このようなマイクロコンピュータに
エミュレータを対応させる場合には、エミュレータの外
部からの指定により、いずれのマイクロコンピュータの
代行を行なうかの指定を与えるようにすればよい。

【００１１】

【作用】上記した手段によれば、１つのマイクロコンピ
ュータを、マイクロコンピュータとしても、エミュレー
ション用マイクロコンピュータとしても使用でき、かか
るエミュレーション用マイクロコンピュータを複数のマ
イクロコンピュータの評価・開発に提供することができ
る。このことは、マイクロコンピュータとは別の半導体
集積回路として、エミュレーション用マイクロコンピュ
ータを設計・製造・評価などを行う必要がない。また、
かかるエミュレーション用マイクロコンピュータを搭載
したマイクロコンピュータ開発装置は複数のマイクロコ
ンピュータの開発に選択的に用いることができ、２種類
めのマイクロコンピュータからは即座にマイクロコンピ
ュータ開発装置を提供することを可能とするものであ
る。開発対象のマイクロコンピュータの選択を、メモリ
容量あるいは内蔵機能ブロックの有効・無効を独立に指
定することによって行うことにより将来的な製品展開に
柔軟に対応できる。かかる選択をレジスタ手段で実現す
ることにより、論理的・物理的規模を最小限とすること
ができる。

【００１２】

【実施例】図１には本発明の第１の実施例に係るマイク
ロコンピュータが示される。同図に示されるマイクロコ
ンピュータは、エミュレーション用マイクロコンピュー
タとしての利用形態で示されている。

【００１３】本実施例のマイクロコンピュータ１は、特
に制限されないが、公知の半導体集積回路製造技術によ
って単結晶シリコンのような１個の半導体基板に形成さ
れ、ＣＰＵ（中央処理装置）２、ダイレクト・メモリ・
アクセス・コントローラ（ＤＭＡＣ）３、ダイナミック
・ランダム・アクセス・メモリ・コントローラ（ＤＲＡ
Ｍコントローラ）４、４ｋバイトの記憶容量を有するＲ
ＡＭ（ランダムアクセスメモリ）５、タイマおよびシリ
アルコミュニケーションインタフェース（ＳＣＩ）など
を含む入出力回路６、１２本の入出力ポート回路７、エ
ミュレーション用インタフェース８、制御レジスタ（Ｃ
ＲＥＧ）９、及び制御回路（ＣＯＮＴ）１０などの機能
ブロックを備え、それらの内の所定の機能ブロックは内
部バス１１を共有する。内部バス１１はアドレスバス、
データバス、コントロールバスなどを含む。前記エミュ
レーション用インタフェース８、制御レジスタ９、制御
回路１０、並びに図示はされないバッファ回路などは、
本実施例のマイクロコンピュータ１をエミュレーション
用マイクロコンピュータとして利用可能にするために設
けられている。本実施例のマイクロコンピュータ１にお
いて、これをエミュレーション用マイクロコンピュータ
として利用する場合、エミュレーション対象とされる応
用システム（ターゲットシステム）とはインタフェース
ケーブル１２で接続されて各種信号若しくは情報の送受
信を行い、マイクロコンピュータ開発装置とはエミュレ
ーションバス１３で接続されて、マイクロコンピュータ
開発装置並びに内部バス１１に含まれるアドレスバス及
びデータバスなどと信号の送受信を行う。前記エミュレ
ーション用インタフェース８は２３本のエミュレーショ
ン専用信号の入出力に割当てられる。斯るエミュレーシ
ョン専用信号は、例えば、エミュレーションモード端
子、リード／ライト信号（ユーザ側に与えられる信号と
はタイミングが相違する）、ワードアクセスかバイトア
クセスかを示すワード／バイト信号、内蔵回路モジュー
ルの選択のためのアドレスデコード信号、バスマスタが
ＣＰＵ２かＤＭＡＣ３かを示すバスマスタ表示信号、及
びＣＰＵ２の動作状態表示信号（通常動作、命令フェッ
チ、スリープ、スタンバイ状態などを示す信号）などの
出力信号、そして、ブレーク割込み信号、ユーザバス許
可信号、及びユーザライト禁止信号などの入力信号とさ
れる。

【００１４】エミュレーションバス１３は、前記２３本
のエミュレーション専用信号に加えて、アドレスバス２
４本、データバス１６本の信号を伝達するためのアドレ
スバス・データバス１５有する。但し、そのアドレスバ
ス２４本及びデータバス１６本の信号はエミュレーショ
ン用インタフェース８との間ではやり取りされず、ター
ゲットシステム側の入出力ポート回路７の一部の回路７
Ａが担う。すなわち、これらアドレス・データは入出力
ポート回路７におけるユーザ用端子と兼用とされ、応用
システム側のシングルチップマイクロコンピュータとし
て利用される場合には、ユーザの設定に従って入出力ポ
ートあるいはアドレスバス・データバスとされる。エミ
ュレーション用マイクロコンピュータとして利用される
場合に入出力ポート回路７Ａは常にアドレスバス・デー
タバスとなる。このため、かかる入出力ポート回路７Ａ
における兼用機能を代替する機能として入出力ポート代
替回路１４がエミュレータ内部の、エミュレーション用
マイクロコンピュータとインタフェースケーブル１２と
の間に設けられている。この入出力ポート代替回路１４
は、例えばＴＴＬあるいはゲートアレイなどによって実
現することができる。かかる入出力ポート回路は、アド
レスＡ０〜２３と兼用の第１乃至第３ポート、データＤ
０〜Ｄ１５と兼用の第４乃至第５ポートとされ、図１に
おいて７Ａで示される。完全にユーザ側に開放されるそ
の他の第６ポート乃至第１２ポートは図１において７Ｂ
で示される。なお、７Ｂにはリセット信号などの制御信
号も含む。

【００１５】図１に示されるマイクロコンピュータ１
を、実チップとしてのマイクロコンピュータとして使用
する場合にはエミュレーション用インタフェース８を開
放状態として（例えば、エミュレーション用インタフェ
ース８に対応されるボンディングパッドをフローティン
グの状態にして）、１１２ピンパッケージに組み立てら
れる。このときエミュレーション用インタフェース８の
機能は無効にされる。エミュレーション用インタフェー
ス８の入力端子は入力が禁止される。また、図１のマイ
クロコンピュータ１をエミュレーション用マイクロコン
ピュータとして使用する場合には、１３５ピンパッケー
ジに組み立てられ、エミュレーション用インタフェース
８は有効とされる。

【００１６】上記入出力ポート回路７に代表されるター
ゲットシステム側のインタフェースには、たとえば、ポ
ートの入出力データ、タイマの入出力信号などが含ま
れ、上記エミュレーション用インタフェース８には、上
述のように、ＣＰＵ２のリード動作またはライト動作を
示す信号、命令リード動作を示す信号、あるいはエミュ
レータ専用割込み信号などが含まれる。本実施例のマイ
クロコンピュータ１は、上述のように特定の実チップと
してのシングルチップマイクロコンピュータとそれに対
応されるエミュレーション用マイクロコンピュータを兼
ねるものであるから、実チップとしてのシングルチップ
マイクロコンピュータと同一の、或いはそれを包含する
機能ブロックを有するものであることは言うまでもな
く、特に制限はされないものの、動作周波数なども同一
とされる。本実施例のマイクロコンピュータ１は、前記
入出力ポート代替回路１４を含めて、実チップとしての
マイクロコンピュータと同一の機能をエミュレーション
において実現可能とされている。

【００１７】本実施例のマイクロコンピュータ１は、Ｃ
ＰＵ２を共通として、その周辺機能及びメモリ容量の相
違される複数種類のマイクロコンピュータをサポートす
るエミュレーション用マイクロコンピュータとして位置
付けられる。このマイクロコンピュータにおいて、それ
がサポートしようとするマイクロコンピュータに対応す
る機能は、前記制御レジスタ９に与えられる情報に従っ
て、制御回路１０が決定するようになっている。

【００１８】図２には前記制御レジスタ９の構成例が示
され、図３にはその制御レジスタ９におけるビット０〜
ビット４の意義が示され、図４には制御レジスタ９にお
けるビット５〜ビット７の意義が示される。

【００１９】制御レジスタ９は、エミュレーション用プ
ログラム実行状態（ブレークモード）でのみリード／ラ
イト可能なレジスタであって、８ビットから構成され
る。初期値はＨ’ＦＦ（Ｈ’は１６進数を意味する）で
ある。また、ユーザプログラム実行状態では、リードす
るとＨ’ＦＦがリードされ、ライトは無効とされる。

【００２０】制御レジスタのビット０（ＲＯＭＳ０）、
ビット１（ＲＯＭＳ１）は、ＲＯＭの使用可能な容量を
指定する。すなわち、ＲＯＭの使用可能な容量は１６
ｋ、３２ｋ、６４ｋバイト、あるいはＲＯＭなしから選
択される。ビット２（ＲＡＭＳ０）、ビット３（ＲＡＭ
Ｓ１）は、ＲＡＭの使用可能な容量を指定する。すなわ
ち、ＲＡＭの使用可能な容量は５１２、１ｋ、２ｋ、４
ｋバイトから選択される。ビット４（ＩＯＳ）は、使用
可能な入出力ポートの本数を指定する。すなわち、入出
力ポート使用可能な本数は、１１本（第１ポート〜第１
１ポート）又は１２本（第１ポート〜第１２ポート）か
ら選択される。ビット４を”０”にクリアすると、入出
力ポートは１１本とされ、第３ポートは４ビットとされ
る。ビット４を”１”にセットすると、入出力ポートは
１２本とされ、第３ポートは８ビットとされる。ビット
５（ＤＭＡＥ）、ビット６（ＤＲＣＥ）は、ＤＭＡコン
トローラ、ＤＲＡＭコントローラを有効とするか無効と
するかを指定する。無効とした場合、かかるＤＭＡコン
トローラ、ＤＲＡＭコントローラの内蔵レジスタのリー
ド・ライトは行えず、ＤＭＡコントローラ、ＤＲＡＭコ
ントローラは停止状態とされる。また、これらの有効・
無効に従って、所定の端子の機能も自動的に選択され
る。例えば、ＤＲＡＭコントローラを有効にすれば、所
定のリフレッシュ端子がリセット後から直ちに出力状態
とされるが、無効にすれば、かかる端子は常に入力状態
である。ビット７（ＢＵＳＳ）はバス制御ビットであ
る。かかるビットが”１”にセットされているとき、マ
イクロコンピュータ１のバスアクセスは、エミュレーシ
ョン対象のマイクロコンピュータの動作モードあるいは
ソフトウェアで指定されるバスアクセスに従わず、必ず
３ステートアクセスとされ、エミュレータからウェイト
が要求可能とされ、エミュレータ側の低速メモリのアク
セス等も余裕を以って行うことができるように考慮され
ている。バス制御ビットが”０”にクリアされていると
き、マイクロコンピュータのバスアクセスは、エミュレ
ーション対象のマイクロコンピュータの動作モードある
いはソフトウェアで指定されるバスアクセスに従い、例
えば、２ステートアクセスとされ、エミュレータからウ
ェイトが要求不可能とされる場合も存在する。

【００２１】エミュレーション用マイクロコンピュータ
のリセットには、ユーザリセットおよびエミュレータリ
セットが存在する。前記制御レジスタ９はユーザリセッ
トでは初期化されず、リセット前の値を保持する。電源
投入後にエミュレータリセット状態とすれば、制御レジ
スタ９は初期化され、マイクロコンピュータ開発装置及
びエミュレーションプロセッサの電源投入後に制御レジ
スタ９を設定すれば、以後、ユーザシステムからリセッ
トが要求されても初期化されず、再設定の必要はない。
なお、特に制限はされないものの、図１３の（Ｂ）に示
されるように、リセット（ＲＥＳ）端子をロウレベル、
ブレーク割込み（ＢＲＫ）端子をハイレベルとすると、
ユーザリセットとされ、また、ＲＥＳ端子、ＢＲＫ端子
をロウレベルとすると、エミュレータリセットとされ
る。なお、ＲＥＳ端子、ＢＲＫ端子ともに負極性とし
た。

【００２２】前記制御レジスタ９の設定は、ビット０〜
６で、１２８通りの設定が可能である。したがって、本
実施例のマイクロコンピュータは、１２８種類のシング
ルチップマイクロコンピュータのエミュレーション用マ
イクロコンピュータに対応可能である。例えば、ＲＯＭ
・ＲＡＭの容量の設定のためにさらにビットを加えるこ
とも可能である。あるいはその他の機能ブロックの許可
・禁止を設定できるようにしてもよい。制御レジスタ９
は２バイトあるいは２バイト以上とすることも可能であ
る。かかる制御レジスタ９のビット数を増加させ、シン
グルチップマイクロコンピュータの種類を増加させるこ
とに何等制約はない。物理的な規模が増加し、製造費用
も増加するものの、全体的な規模に比較して、さらに複
数のエミュレーション用マイクロコンピュータあるいは
シングルチップマイクロコンピュータを開発する費用に
比較して無視できるものである。

【００２３】図５には上記制御レジスタ９のビットの組
合せにより上記エミュレーション用マイクロコンピュー
タが対応可能な例として、４種類のシングルチップマイ
クロコンピュータのアドレスマップが示される。図３に
おいて、（ａ）は制御レジスタ９をＨ’０１またはＨ’
８１として得られる、１６ｋバイトのＲＯＭ、５１２バ
イトのＲＡＭと１１本の入出力ポートを有し、ＤＭＡコ
ントローラ、ＤＲＡＭコントローラを内蔵しないシング
ルチップマイクロコンピュータのアドレスマップとさ
れ、（ｂ）は制御レジスタ９をＨ’１５またはＨ’９５
として得られる、３２ｋバイトのＲＯＭ、１ｋバイトの
ＲＡＭと１２本の入出力ポートを有し、ＤＭＡコントロ
ーラ、ＤＲＡＭコントローラを内蔵しないシングルチッ
プマイクロコンピュータのアドレスマップとされ、
（ｃ）は制御レジスタ９をＨ’３９またはＨ’Ｂ９とし
て得られる、３２ｋバイトのＲＯＭ、２ｋバイトのＲＡ
Ｍと１２本の入出力ポートとＤＭＡコントローラ有し、
ＤＲＡＭコントローラを内蔵しないシングルチップマイ
クロコンピュータのアドレスマップとされ、（ｄ）は制
御レジスタ９をＨ’７ＦまたはＨ’ＦＦとして得られ
る、４ｋバイトのＲＡＭと１２本の入出力ポートと、Ｄ
ＭＡコントローラ、ＤＲＡＭコントローラを有し、ＲＯ
Ｍを内蔵しないシングルチップマイクロコンピュータの
アドレスマップとされる。

【００２４】図５から明らかなように、ＲＯＭを内蔵し
ない図１のマイクロコンピュータ１は、同図（ｄ）のア
ドレスマップを持つような実チップ／評価チップ兼用の
マイクロコンピュータとして位置付けることができ、更
に当該マイクロコンピュータ１は、それ自体のエミュレ
ーション用マイクロコンピュータとして使用できるのは
もとより、ＲＯＭを内蔵し、かつ内蔵周辺機能の異なる
マイクロコンピュータのためのエミュレーション用マイ
クロコンピュータとしても選択的に使用することができ
る。特に制限はされないものの、図５においてアドレス
空間は１６Ｍバイトとした。アドレス空間あるいはアド
レス配置については特に制限はされない。また、ターゲ
ットシステムインタフェースに含まれる、図示はされな
いモード選択端子の入力レベルにより適宜設定される動
作モードの設定により、アドレス空間が変更可能とする
こともできるが、本発明には直接の関係がないので詳細
な説明は省略する。

【００２５】図６には図１のエミュレーション用マイク
ロコンピュータを用いたマイクロコンピュータ開発装置
の概略ブロック図が示される。

【００２６】図６において、１００はエミュレータであ
り、そこから引出されたインタフェースケーブル１２の
コネクタ部１２Ａはターゲットプロセッサとしてのシン
グルチップマイクロコンピュータの代わりに応用システ
ム（ユーザシステム）１０１に装着される。エミュレー
ション用マイクロコンピュータ１は、上記コネクタ部１
２Ａとインタフェースケーブル１２及び入出力ポート代
替回路１４を介し、上記入出力ポート回路７を用いて上
記応用システムと信号の入出力を行う。また、エミュレ
ーション用マイクロコンピュータ１は上記エミュレーシ
ョン用インタフェース８およびアドレスバス・データバ
ス１５を用いてエミュレーションバス１３に接続され
る。上記エミュレーションバス１３を用いて、エミュレ
ーション用マイクロコンピュータ１から、応用システム
とエミュレーション用マイクロコンピュータ１が送受信
する各種の信号や、エミュレーション用マイクロコンピ
ュータ１の内部状態に応じた情報などが出力され、ま
た、エミュレーション用マイクロコンピュータ１に対
し、エミュレーションのための各種制御信号が入力され
る。エミュレーション用マイクロコンピュータ１のエミ
ュレーションモード端子（図示せず）は電源レベルに固
定され、エミュレーション用マイクロコンピュータ１の
内部ではエミュレーションモードが設定される。

【００２７】さらに、上記エミュレーションバス１３に
は、特に制限はされないものの、応用システムまたはタ
ーゲットマイクロコンピュータ内蔵のメモリを代行する
ためのＲＡＭで成るようなエミュレーションメモリ１６
と、エミュレーション用マイクロコンピュータ１の制御
状態やエミュレーションバス１３の状態を監視して、そ
の状態が予め設定された状態に達したときに、上記エミ
ュレータ専用割込みを出力して、ＣＰＵ２によるユーザ
プログラムの実行を停止させ、エミュレーション用プロ
グラム実行状態に遷移させる（ブレーク）ためのブレー
ク制御回路１７と、上記ＣＰＵ２のリード動作またはラ
イト動作を示す信号、命令リード動作を示す信号などに
基づき、エミュレーションバス１３に与えられるアドレ
スやデータさらには制御情報を逐次蓄えるリアルタイム
トレース回路１８などが接続される。上記エミュレーシ
ョンメモリ１６、ブレーク制御回路１７、リアルタイム
トレース回路１８はコントロールバス１９を介してコン
トロールプロセッサ２０の制御を受けるようになってい
る。上記コントロールバス１９は、インタフェース回路
２１を介して、特に制限はされないもののパーソナルコ
ンピュータなどのシステム開発装置２２に接続される。
例えば、システム開発装置２２から入力されたプログラ
ムをエミュレーションメモリ１６に転送し、ターゲット
マイクロコンピュータの内蔵ＲＯＭ上に配置されるべき
斯るプログラムをＣＰＵ２がリードすると、エミュレー
ションメモリ１６上のプログラムがリードされる。

【００２８】上記マイクロコンピュータ開発装置におい
てはシステム開発装置２２から何れのシングルチップマ
イクロコンピュータを用いたシステムの開発を行うかが
入力される。この入力に対応した信号が、上記ホストイ
ンタフェース回路２１およびコントロールバス１９を介
して上記コントロールプロセッサ２０に与えられ、コン
トロールプロセッサ２０は上記情報に基づき、エミュレ
ーションメモリ１６上のプログラムを設定して、かかる
プログラムをエミュレーション用マイクロコンピュータ
１に実行させ、前記制御レジスタ９の設定を行う。その
後、システム開発装置２２から入力される指示に従っ
て、開発対象のプログラムおよびエミュレーション用プ
ログラムを適宜実行する。途中でリセットが入力された
場合も、上記制御レジスタ９は初期化されないため、上
記指定は一回のみでよい。

【００２９】このように、本実施例のエミュレーション
用マイクロコンピュータ１は、前記制御レジスタ９によ
って指定可能なシングルチップマイクロコンピュータの
何れを用いたシステムの開発にも使用することができ
る。少なくとも、ＲＯＭおよびＲＡＭの使用可能な容量
の変更、および機能ブロックの選択については使用でき
る。入出力ポートの本数の変更については、シングルチ
ップマイクロコンピュータのピン数が変更と考えられる
ので、これに対応して、上記コネクタ部１２Ａとインタ
フェースケーブル１２のみを変更することで使用可能で
ある。

【００３０】前記システム開発装置２２からの指定は、
制御レジスタ９の構成に応じて、メモリ容量やポート
数、機能ブロックなどを、システム開発装置２２上で使
用者に示し、使用者が順次選択を行えるようにするとよ
い。このとき、エミュレーション用マイクロコンピュー
タ１の内部に識別レジスタ（図示せず）を設け、システ
ム開発装置２２からの指示により、ＣＰＵ２にかかる識
別レジスタを読み出させ、読み出した内容をエミュレー
ションバス１３を介してシステム開発装置２２に与えら
れる様にすれば都合がよい。かかる識別レジスタは、エ
ミュレーション用マイクロコンピュータ１の種類毎に固
定的な内容とする。この識別レジスタの内容により、シ
ステム開発装置２２は如何なるマイクロコンピュータに
対応可能なエミュレーション用マイクロコンピュータが
装着されているかを識別することができる。このため、
予めシステム開発装置２２のソフトウェアを、前記識別
に対応可能としておくことによって、エミュレーション
用マイクロコンピュータ１のみを交換することにより、
さらに別の、例えば内蔵周辺回路や入出力ポートの構成
が異なるマイクロコンピュータの開発装置として使用す
ることができる。このときエミュレーション用マイクロ
コンピュータ１を交換するためには、エミュレータが使
用する端子の配置は共通にしておく必要がある。かかる
端子にはエミュレーション用インタフェース８およびア
ドレスバス・データバス１５に含まれる端子のほか、電
源端子、リセット入力端子あるいはクロック入力端子な
どのシステム制御端子を含む。

【００３１】図７には入出力ポート代替回路１４の第１
ポート（Ｐ１０〜Ｐ１７）、第２ポート（Ｐ２０〜Ｐ２
７）、及び第３ポートの一部（Ｐ３５〜Ｐ３７）の具体
的な回路構成例が示される。

【００３２】図７には入出力ポートとアドレスバスが兼
用されたビットが代表的に示されている。エミュレーシ
ョンモード時には、エミュレーション用マイクロコンピ
ュータ１の相当端子（入出力ポート回路７Ａにおけるア
ドレス出力兼用端子）は常にアドレス出力となる。ま
た、かかるポートをＣＰＵ２がリード／ライトすると内
部のポートではなく、外部アドレスの入出力ポートと入
出力ポート代替回路１４がリード／ライトされる。ＲＤ
はリード信号、ＷＲはライト信号であり、マイクロコン
ピュータ１が出力する。特に制限はされないものの、図
７に示される入出力ポートはデータレジスタ（ＤＲ）と
データディレクションレジスタ（ＤＤＲ）を備える。か
かるレジスタＤＤＲ，ＤＲはフリップフロップで構成さ
れ、エミュレーション用マイクロコンピュータ１外部に
設けられたアドレスデコーダ（図示せず）で所定のアド
レスがデコードされることによって、ＤＤＲセレクト信
号またはＤＲセレクト信号が活性状態になり、かかるフ
リップフロップがリード／ライトされる。１本の入出力
ポート（８ビット）に含まれるデータディレクションレ
ジスタＤＤＲをリードすると、トライステートバッファ
１４０を介して常にＨ’ＦＦがリードされる。データレ
ジスタＤＲをリードすると、データディレクションレジ
スタＤＤＲが”０”にクリアされている時、端子即ちユ
ーザシステムの状態がリードされ、また、データディレ
クションレジスタＤＤＲが”１”にセットされている
時、データレジスタＤＲの内容がリードされる。

【００３３】また、制御レジスタ９のビット４をクリア
した場合、アドレス上位４ビットＡ２０〜Ａ２３と兼用
の端子は削除されるため、ライトは禁止され、リード時
にはＨ’ＦＦが出力され、出力はハイインピーダンス状
態とされる。すなわち、図８に入出力ポート代替回路１
４の第３ポートの残りのポート（Ｐ３４〜Ｐ３０）の具
体的な回路構成例が示される通り、制御レジスタ９のビ
ット４の値（ＩＯＳ）によって第３ポートのポート（Ｐ
３４〜Ｐ３０）を活性化／非活性化できるようにされて
いる。

【００３４】入出力ポート代替回路１４の端子の機能は
かかるレジスタＤＲ，ＤＤＲとモード信号と併せて動作
が選択される。かかる機能はＲＯＭ内蔵のシングルチッ
プマイクロコンピュータ内蔵のポートと等価である。モ
ード１はＲＯＭ無効拡張モードであり、このとき、かか
る端子は常にアドレス出力であり、ＤＤＲは”１”に固
定されている。ＤＲはリードライト可能である。モード
２はＲＯＭ有効拡張モードであり、ＤＤＲを”１”にセ
ットするとアドレス出力となり、ＤＲはリードライト可
能である。ＤＤＲを”０”にクリアすると入力ポートと
なり、ＤＲをリードすると端子すなわちターゲットイン
タフェースのレベルを読出す。モード３はシングルチッ
プモードであり、ＤＤＲを”１”にセットすると出力ポ
ートとなり、ＤＲはリードライト可能である。ＤＤＲ
を”０”にクリアすると入力ポートとなり、ＤＲをリー
ドすると端子すなわちターゲットインタフェースのレベ
ルを読出す。かかる動作モードについては、特に制限は
されないが、ユーザインタフェースに含まれる図示しな
い動作モード端子（ＭＤ０、ＭＤ１）によって設定され
る。例えば、（株）日立製作所平成元年６月発行『Ｈ８
／３３０ＨＤ６４７３３０８ＨＤ６４３３３０８
ハードウェアマニュアル』などによって公知であるので
更に詳細な説明は省略する。ＲＯＭ無効拡張モードは１
通りでなく（株）日立製作所平成２年８月発行『Ｈ８／
５１０ＨＤ６４１５１０８ハードウェアマニュア
ル』に記載されるように複数種類有してもよい。

【００３５】ＲＯＭを内蔵しないシングルチップマイク
ロコンピュータではアドレスバス出力となり、ＲＯＭを
内蔵したシングルチップマイクロコンピュータではアド
レスバス出力と入出力ポートとが兼用となる端子につい
ては、外部にポート代替回路１４を有するため、エミュ
レーション用マイクロコンピュータ１それ自体にはその
ような入出力ポート機能を有する必要はない。なお、モ
ード信号は、ＭＤ０、ＭＤ１端子を参照して適宜エミュ
レータ上で生成してもよいし、エミュレーションインタ
フェースから出力してもよい。

【００３６】図９には入出力ポート回路７Ａにおいて入
出力ポートとアドレス出力が兼用されたポートの一例が
示される。同図に示される構成は図７の構成と殆ど同じ
であり、相違される点は、エミュレーションモードにお
いて、マイクロコンピュータ１の内部バス１１に含まれ
るアドレスバスの情報を出力するようになっている。す
なわち、バッファ回路７１の制御信号がモード１信号、
モード２信号、及びエミュレーションモード信号（Ｅ
Ｍ）の論理和信号によって制御され、バッファ回路７２
の制御信号がデータディレクションレジスタＤＤＲの出
力信号とエミュレーションモード信号（ＥＭ）の論理和
信号によって制御される。更にＤＤＲのリード時には内
部データバスのプリチャージレベルが保持されるものと
する。尚、図９に示される各種信号はマイクロコンピュ
ータ１の内部信号である。また、エミュレーションモー
ド時にはＤＲセレクト、ＤＤＲセレクト信号は常に非活
性状態とされる。

【００３７】図１０には上記制御レジスタ９の１ビット
分の具体的な回路構成が示される。当該レジスタ９の各
ビットは、フリップフロップから構成され、マイクロコ
ンピュータ１の内部のアドレスをデコードして得られる
アドレスデコード信号とブレークモード信号の論理積信
号をリード信号と論理積を採った信号、並びにアドレス
デコード信号とブレークモード信号の論理積信号をライ
ト信号と論理積を採った信号によって、それぞれリード
／ライトが行われる。なお、ブレークモード信号は前記
ブレーク割込みによって、ユーザプログラムの実行状態
からエミュレーションプログラム実行状態に遷移したこ
とを示す信号である。また、ブレーク要求信号とリセッ
ト信号の論理積信号、即ちエミュレータリセット信号に
よって”１”にセットされる。なお、内部バス１１に含
まれるデータバスは、正論理であり、プリチャージが行
なわれる。このため、リード時に、レジスタまたはメモ
リがデータを出力したり、外部データバスからデータが
入力されなければ、”１”レベルがリードされる。制御
レジスタ９はユーザプログラム実行状態ではデータを出
力しないので、リードデータはＨ’ＦＦとなる。

【００３８】図１１には上記エミュレーション用マイク
ロコンピュータ１の制御回路１０の一例である機能ブロ
ック選択回路のブロック図が示される。

【００３９】機能ブロック選択回路はアドレス信号Ａ０
〜Ａ２３をアドレスデコーダ１０２でデコードして、各
機能ブロックの選択信号を生成するものであるが、図１
１では、ＲＯＭ、ＲＡＭ、ＤＭＡＣ、ＤＲＡＭコントロ
ーラおよび第１２ポートの選択信号が代表的に示されて
いる。また、同図においてｂ０乃至ｂ６は制御レジスタ
９のビット０乃至ビット６を意味する。

【００４０】特に制限はされないものの、ＤＭＡＣのア
ドレスはＨ’ＦＦＦＦ００〜Ｈ’ＦＦＦＦ３Ｆ、ＤＲＡ
ＭコントローラのアドレスはＨ’ＦＦＦＦ４０〜Ｈ’Ｆ
ＦＦＦ７Ｆ、第１２ポートのアドレスはＨ’ＦＦＦＦＦ
Ｅ〜Ｈ’ＦＦＦＦＦＦの範囲にあるとする。内蔵ＲＯＭ
のアドレスは、１６ｋバイトの時、Ｈ’００００００〜
Ｈ’００３ＦＦＦ、３２ｋバイトの時、Ｈ’０００００
０〜Ｈ’００７ＦＦＦ、４８ｋバイトの時、Ｈ’０００
０００〜Ｈ’００ＢＦＦＦとする。内蔵ＲＡＭのアドレ
スは、５１２バイトの時、Ｈ’ＦＦＦＤ００〜Ｈ’ＦＦ
ＦＥＦＦ、１ｋバイトの時、Ｈ’ＦＦＦＢ００〜Ｈ’Ｆ
ＦＦＥＦＦ、２ｋバイトの時、Ｈ’ＦＦＦ７００〜Ｈ’
ＦＦＦＥＦＦ、４ｋバイトの時、Ｈ’ＦＦＥＦ００〜
Ｈ’ＦＦＦＥＦＦとする。

【００４１】ＣＰＵあるいはＤＭＡＣの出力するアドレ
スＡ０〜Ａ２３をアドレスデコーダ１０２でデコード
し、このデコード結果を制御レジスタ９のビット０（ｂ
０）、ビット１（ｂ１）によって選択し、機能ブロック
選択信号とする。同様に制御レジスタ９のビット２（ｂ
２）、ビット３（ｂ３）によって、内蔵ＲＡＭの機能ブ
ロック選択信号が選択される。また、制御レジスタ９の
ビット５（ｂ５）、ビット６（ｂ６）によって、ＤＭＡ
コントローラおよびＤＲＡＭコントローラの機能ブロッ
ク選択信号の有効／無効が指定される。機能ブロック選
択信号が活性状態になると、下位アドレスおよびリード
／ライト信号に従って各機能ブロックのリードライトが
行われる。機能ブロック選択信号が非活性状態であれ
ば、機能ブロックはリード／ライトが行われず、リセッ
ト後の状態のまま停止状態または待機状態のままとされ
る。

【００４２】このような機能ブロック選択回路について
は前記特開平３−２７１８３４号公報で公知であるので
更に詳細な動作についてはその説明を省略する。なお、
特に制限はされないものの、マイクロコンピュータの機
能として、図示はされないＲＡＭ許可（ＲＡＭＥ）ビッ
トによっても、ＲＡＭのリード／ライトの許可／禁止を
設定できる。拡張モードのとき、全ての機能ブロックが
非選択とされた場合には、外部アドレスがリード・ライ
トされる。内蔵ＲＯＭ、内蔵ＲＡＭについては、内蔵の
機能ブロックは選択されず、エミュレーションインタフ
ェースを介して、エミュレーションメモリの選択信号を
出力する。このとき、ユーザインタフェースに含まれる
ストローブ信号などは非活性状態とされる。データはデ
ータバスを介して入出力される。入出力ポート代替回路
についても同様である。前記の通り、機能ブロックの有
効／無効に従って、端子機能が相違される場合には、上
記機能ブロック選択回路の他に、機能ブロック乃至端子
に対しても制御を行う必要がある。

【００４３】図１２には上記エミュレーション用マイク
ロコンピュータの制御回路１０の別の実施例である端子
のブロック図が示される。

【００４４】図１２の端子Ｐは入出力ポートとリフレッ
シュ信号出力端子とに兼用される。ＤＲＡＭコントロー
ラが有効の場合にはリセット後からリフレッシュ信号を
出力して、応用システム上でマイクロコンピュータと接
続されるべきＤＲＡＭのリフレッシュを周期的に行う必
要がある。ＤＲＡＭコントローラを無効とする場合に
は、入出力ポートとして使用し、データディレクション
レジスタＤＤＲによって入出力が設定される。図１２に
おいて、リフレッシュ許可信号はリセット後から活性状
態となり、制御レジスタ９のビット５が”１”のとき、
データディレクションレジスタＤＤＲの状態によらず、
端子Ｐの出力バッファ１０３がオンし、ＤＲＡＭコント
ローラが生成するリフレッシュ信号が出力される。ビッ
ト５が”０”のとき、データディレクションレジスタＤ
ＤＲが”１”のとき出力バッファ１０３がオンし、デー
タレジスタＤＲの内容が出力される。データディレクシ
ョンレジスタＤＤＲが”０”のときは入力ポートにな
る。なお、データレジスタＤＲ及びデータディレクショ
ンレジスタＤＤＲのクロック信号及びリセット信号など
については図示を省略してある。

【００４５】本発明においてアドレスバス及びデータバ
スとの接続はそれぞれ専用の端子とするか、またはその
ような端子を入出力ポートと兼用としなければならな
い。入出力ポートはデータバスを介するほかは、シング
ルチップマイクロコンピュータの他の機能ブロックと直
接的なインタフェースを有さないためアドレスバスなど
との接続に兼用可能である。これに対して、例えばＳＣ
Ｉのデータ端子とアドレスバスの任意の端子を兼用する
ことは不可能である。これは、エミュレータとしては常
にアドレス端子の出力をトレースしなければならず、ま
た、内蔵のＳＣＩとユーザインタフェース間で入出力デ
ータを端子を介して入出力しなければならず、これらを
同時に行なうことができないためである。これらを時分
割でおこなうことは、リアルタイム性が損なわれ、エミ
ュレータの性質上好ましくない。しかしながら、端子数
の比較的少ないシングルチップマイクロコンピュータに
あっては、アドレスバスの上位ビットの端子を、入出力
ポートおよびその他の機能と兼用することが多い。これ
は、シングルチップマイクロコンピュータの応用分野に
おいて、広いアドレス空間を使用するものが必ずしも多
くないためである。また、広いアドレス空間を使用する
応用分野においては、シングルチップマイクロコンピュ
ータ外部に接続される機能も多くなり、必ずしもシング
ルチップマイクロコンピュータの内蔵機能ブロックを使
用しなくてもよいためである。したがって、上記エミュ
レーション用マイクロコンピュータ１を、制御レジスタ
９のビット４を”０”にクリアして、端子数の比較的少
ない第２のシングルチップマイクロコンピュータのエミ
ュレーション用マイクロコンピュータとしても使用可能
とすることを考えると、アドレスバスの上位側ビット
を、前記ＳＣＩのデータ端子の他、所望の端子と兼用可
能とすればよい。エミュレータシステムにはアドレスの
上位側ビットを図１の７Ｂに含まれる前記専用端子から
供給し、ユーザシステムにはアドレスの上位側ビットを
図１の７Ａに含まれる端子から供給すればよい。このと
き、上位アドレスに相当する入出力ポート代替回路は無
効とされる。例えば図８に示されるように制御レジスタ
９のビット４（ＩＯＳ）の値によって制御される。

【００４６】図１３の（Ａ）にはアドレスバス・データ
バスの端子配置例が示される。

【００４７】前記の通り、アドレスバス・データバス１
５は第１乃至第５ポートと兼用され、エミュレーション
用マイクロコンピュータとしては、これらの入出力ポー
トの機能は禁止され、常にアドレスバス・データバス１
５が使用される。これらのアドレスバス・データバス１
５はエミュレーションバス１３に接続される。データバ
スは、常に第４及び第５ポートと兼用される。第１のシ
ングルチップマイクロコンピュータにおいては、前記の
通り端子数が１１２であり、第１ポート〜第１２ポート
が使用可能で、アドレスバスの２４ビットＡ０〜Ａ２３
は第１ポート、第２ポート、第３ポートと兼用される。
第２のシングルチップマイクロコンピュータにおいて
は、前記の通り端子数１００であり、第１ポート〜第１
１ポートが使用可能、第３ポートは下位４ビットＰ３０
〜Ｐ３３のみ使用可能で、アドレスバス２４ビットＡ０
〜Ａ２３は第１ポート１、第２ポート、第３ポート、及
び第１１ポートの一部Ｐ１１０〜Ｐ１１３と兼用され
る。なお、第１１ポートはタイマの入出力端子と兼用さ
れている。この場合、アドレスＡ２０〜Ａ２３は第３ポ
ートに相当する端子Ｐ３４〜Ｐ３７からエミュレータシ
ステムに供給される。第３ポートの上位４ビットＰ３４
〜Ｐ３７に相当する入出力ポート代替回路１４の対応回
路は動作が禁止される。第１１ポートから出力されるア
ドレスＡ２０〜Ａ２３はユーザシステムにのみ供給され
る。これによって、第２のシングルチップマイクロコン
ピュータに対してもエミュレータのシステムを変更しな
くても、エミュレータは第１のシングルチップマイクロ
コンピュータに対するのと同様にマイクロコンピュータ
のアクセスするアドレスの内容を検出できる。また、第
１１ポートに相当する入出力ポート代替回路は必要とさ
れない。

【００４８】図１３の（Ｂ）にはマイクロコンピュータ
のリセット状態の態様例が示される。マイクロコンピュ
ータモードとエミュレーション用マイクロコンピュータ
モードは、組み立て方法または、エミュレーション用イ
ンタフェース８に含まれるエミュレーションモード端子
の入力レベルによって選択される。１３５ピンパッケー
ジに組み立て、前記エミュレーションモード端子にハイ
レベルを入力するとエミュレーション用マイクロコンピ
ュータモードが選択されるものとする。１１２ピンパッ
ケージに組み立てると、前記エミュレーションモード端
子は開放状態とされ、内部でローレベルに固定される。

【００４９】マイクロコンピュータモードのときは、Ｒ
ＥＳ端子によるリセットのみが存在し、マイクロコンピ
ュータ全体がリセットされる。エミュレーション用マイ
クロコンピュータモードのときは、ＲＥＳ端子とＢＲＫ
端子によって設定されるユーザリセットと、エミュレー
タリセットが存在する。エミュレータリセットではマイ
クロコンピュータ全体がリセットされるが、ユーザリセ
ットでは制御レジスタ９はリセットされず、直前の状態
を保持する。エミュレータリセットは、エミュレータシ
ステムの電源投入後に使用することができる。この後、
マイクロコンピュータは前記の通り、３ステートアクセ
ス、ウェイト要求可能のバスアクセスを行なうため、い
かなるエミュレーション用メモリを使用し、また、マイ
クロコンピュータが高速であってもアクセスが可能であ
る。エミュレータリセット後にはエミュレーション用プ
ログラムを実行して、例えば、スタートアドレスの設定
やスタックポインタの設定などを行なった後、ブレーク
モードに遷移して制御レジスタ９の設定など行なうが、
このプログラムを任意のエミュレーションメモリに格納
することができる。これによって、エミュレータ設計を
容易にすることができる。エミュレータの初期設定の後
はユーザ指定通りに動作することで問題ない。ただし、
電源投入後以外は、ユーザシステムからリセットが要求
されたとき、ＢＲＫ端子が同時にロウレベルとならない
ようにしなければならない。

【００５０】図１４にはマイクロコンピュータ開発装置
の動作フローチャートの一例が示される。

【００５１】電源投入後、まず、エミュレーションプロ
グラムの実行によって前記エミュレータリセット処理が
行なわれ、その後、ブレークモードに遷移される。ブレ
ークモードの状態で、いずれのマイクロコンピュータの
エミュレーション用マイクロコンピュータとして動作す
るかがシステム開発装置から入力され、ホストインタフ
ェース２１、コントロールプロセッサ２０、エミュレー
ションメモリ１６を介して、制御レジスタ９に設定され
る。所望のエミュレータ用の処理が行なわれ、システム
開発装置２２から入力されるコマンドなどに基づき、ユ
ーザプログラムの実行が要求されれば、マイクロコンピ
ュータ１は、ブレークからのリターン命令ＲＴＢを実行
して、ユーザプログラムを実行する。このとき、ユーザ
システムからリセットが要求されれば、ユーザプログラ
ムのリセット処理を行なう。このとき制御レジスタ９は
保持される。また、実行すべきユーザプログラムが終了
したり、ユーザの設定した条件が成立したりすると、ユ
ーザプログラムの実行は中断（ブレーク）され、エミュ
レーションプログラムを実行する。ブレークモード中
は、ユーザの指定によらず、３ステートアクセス・ウェ
イト許可とされる。また、前記の通り、エミュレータリ
セット後も、ユーザの指定によらず、３ステートアクセ
ス・ウェイト許可とされる。従って、エミュレーション
プログラムはすべて、ウェイト許可状態とされるため、
エミュレーションメモリ１６のアクセス速度や、マイク
ロコンピュータ開発装置２２上の配置に制限を与えな
い。このことは、エミュレータの設計を容易化する。

【００５２】本実施例のマイクロコンピュータチップを
実チップとしてのマイクロコンピュータとして組み立て
る場合、ボンディングを行なわない端子が存在する。こ
のような場合には、リード端子とボンディングパッドを
再短距離に配置することができず、これらを接続するボ
ンディングワイヤの長さが長くなってしまうことが考え
れる。長いワイヤは、ボンディングを行なった後に樹脂
などで封止を行なうときに、封止剤の流れによって移動
し、隣のボンディングワイヤと接触してしまう可能性が
ある。前記のように金線などの金属線でボンディングワ
イヤを構成すると、かかるボンディングワイヤ同士の接
触によって、信号が短絡してシングルチップマイクロコ
ンピュータは正常動作を行なわなくなってしまう。以下
この対策を図１５を参照しながら説明する。

【００５３】図１５の（Ａ）には封止状態のマイクロコ
ンピュータの全体的な断面が示される。同図において２
００はマイクロコンピュータ１のチップ、２０１は被覆
ワイヤ、２０２はリード端子、２０３は樹脂などの封止
剤、２０４はチップのマウントである。同図（Ｂ）には
ボンディングワイヤ近傍の拡大断面図が示され、２０５
はボンディングパッド、２０１Ａは被覆ワイヤ２０１を
構成する金属線、２０１Ｂは金属線２０１Ａを被覆する
絶縁被覆である。図１５に示されるマイクロコンピュー
タ１としてのチップ２００は、前記リード端子２０２と
マイクロコンピュータ１のボンディングパッド２０５
が、金属線２０１Ａの表面を絶縁被覆２０１Ｂで被覆し
た被覆ワイヤ２０１によって接続され、その後封止剤２
０３でモールドされて成る。かかる被覆ワイヤ２０１の
接続方法は、例えば、特開昭６３−１８２８２８号公報
などによって公知であるのでその詳細な説明は省略す
る。図１５に示される通り、被覆ワイヤ２０１でワイヤ
ボンディングを行えば、ワイヤ同士あるいはワイヤとチ
ップが接触してもマイクロコンピュータは正常動作を行
なうことができ、マイクロコンピュータおよびエミュレ
ーション用マイクロコンピュータとして使用可能な半導
体集積回路装置を高い信頼性を以って実現できる。

【００５４】上記実施例によれば以下の効果を得るもの
である。（１）マイクロコンピュータおよびエミュレーション用
マイクロコンピュータとして使用可能な半導体集積回路
装置を実現できる。制御レジスタ９を使用することによ
って、エミュレーション用専用端子の数の制約を受ける
ことなく、何れのマイクロコンピュータのエミュレーシ
ョン用マイクロコンピュータとするかを指定することが
できる。（２）ＲＯＭを内蔵しないシングルチップマイクロコン
ピュータでエミュレーション用マイクロコンピュータ１
を実現可能とすることにより、各種マイクロコンピュー
タに対応するエミュレーション用マイクロコンピュータ
の製造費用を低減できる。かかるエミュレーション用マ
イクロコンピュータを複数種類のシングルチップマイク
ロコンピュータに対応可能で、特に制御レジスタ９の設
定如何によってＲＯＭ内蔵のシングルチップマイクロコ
ンピュータに対応可能とすることができる。（３）マイクロコンピュータ１に内蔵された制御レジス
タ９を使用することによって、それぞれの機能ブロック
の有無・容量を独立に選択可能とすることができ、将来
の製品展開に柔軟に対応できる。（４）また、上記エミュレーション用マイクロコンピュ
ータを用いることにより、複数種類のシングルチップマ
イクロコンピュータの開発に使用することが可能なマイ
クロコンピュータ開発装置としてのエミュレータを提供
できる。（５）上記エミュレーション用マイクロコンピュータに
よって、エミュレーション用マイクロコンピュータの設
計・製造・評価に要する時間、またマイクロコンピュー
タ開発装置の設計・製造・評価に要する時間を省くこと
ができる。さらに、シングルチップマイクロコンピュー
タの応用システムの開発体制を容易にかつ迅速に整える
ことができる。（６）アドレスの一部を２系統にし、一方を専用、他方
を他の機能と兼用とすることで、ピン数が少なくかつア
ドレス空間が広いマイクロコンピュータにも対応でき
る。（７）リセット状態をユーザリセットとエミュレータリ
セットの２状態とすることにより、エミュレータの設計
を容易化できる。

【００５５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５６】例えば、アドレス空間の大きさ、内蔵され
る機能ブロックの数・種類、あるいは、ピン数などにつ
いては何ら限定されない。また、制御レジスタあるいは
機能ブロック選択回路の具体的構成、一部の機能の動作
を禁止する回路の具体的構成、マイクロコンピュータ開
発装置の具体的構成などは上記実施例に限定されず、そ
の他種々変更可能である。たとえば、機能ブロック選択
回路を用いず、各機能ブロックに直接、内部制御信号を
入力して、機能ブロックの動作の許可・禁止を指定する
ように構成してもよい。ＲＯＭはマスクＲＯＭのほか、
ＰＲＯＭ（プログラマブルＲＯＭ）あるいはフラッシュ
メモリなど、主としてプログラム格納用の固定的メモリ
であればよい。尚、本明細書においてシングルチップマ
イクロコンピュータはマイクロコンピュータと同意義と
する。

【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるエミュ
レーション用マイクロコンピュータに適用した場合につ
いて説明したが、それに限定されるものではなく、その
他の半導体集積回路装置としてのマイクロコンピュータ
にも適用可能であり、ユーザが独自にシングルチップマ
イクロコンピュータの内蔵メモリの容量を変更すること
が必要な場合などに適用することができる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５９】（１）何れのマイクロコンピュータのエミ
ュレーション用マイクロコンピュータとするかを選択す
る手段、例えばレジスタ手段を採用することにより、複
数のマイクロコンピュータに対応して夫々と同一の動作
を行うエミュレーション用マイクロコンピュータとされ
るべき単一のマイクロコンピュータを簡単に実現でき
る。特にその選択する手段が制御手段である場合には、
エミュレーション用専用端子の数の制約を受けることな
く、前記複数種類のマイクロコンピュータの機能を指定
できる。（２）中央処理装置の動作プログラムを格納するための
ＲＯＭのような固定的なメモリを内蔵しないマイクロコ
ンピュータに対応させて本発明のエミュレーション用マ
イクロコンピュータを実現することにより、エミュレー
ション用マイクロコンピュータの製造費用を低減でき
る。かかるエミュレーション用マイクロコンピュータを
複数種類のマイクロコンピュータに対応可能、特にＲＯ
Ｍ内蔵のマイクロコンピュータに対応可能とすることが
できる。（３）選択する手段として内蔵のレジスタ手段を採用す
ることによって、それぞれの機能ブロックの有無・メモ
リ容量などを独立に且つ広範に選択可能とすることがで
き、中央処理装置を同一若しくは同一機能として行われ
るマイクロコンピュータの将来の製品展開に柔軟に対応
できる。（４）マイクロコンピュータの内部バスに含まれるアド
レスバスの内容をエミュレーション専用に出力すると共
に、前記アドレスバスの内の少なくとも１本の内容を前
記エミュレーション専用出力とは別に出力することが選
択可能にされたインタフェース回路を採用することによ
り、換言すれば、アドレスの一部を２系統にし、一方を
専用、他方を他の機能と兼用とすることにより、ピン数
が少なくかつアドレス空間が広いマイクロコンピュータ
にも対応できる。（５）マイクロコンピュータの内部状態を全体的に初期
化する第１のリセット状態、エミュレーション対象とさ
れるマイクロコンピュータの機能に対応される内部回路
を初期化するがエミュレーション専用機能に対応される
所定の内部回路を初期化しない第２のリセット状態とを
有することにより、換言すれば、リセット状態をユーザ
リセットとエミュレータリセットの２状態とすることに
より、エミュレータの設計を容易化できる。（６）上記エミュレーション用のマイクロコンピュータ
を用いることにより、複数種類のマイクロコンピュータ
の開発に使用することが可能なマイクロコンピュータ開
発装置を提供することができる。更に、上記エミュレー
ション用マイクロコンピュータによって、エミュレーシ
ョン用マイクロコンピュータの設計・製造・評価に要す
る時間、並びにマイクロコンピュータ開発装置としての
エミュレータの設計・製造・評価に要する時間を省くこ
とができる。さらに、マイクロコンピュータの応用シス
テムの開発体制を容易にかつ迅速に整えることができる
という効果を得る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るマイクロコンピュ
ータのブロック図である。

【図２】本実施例のマイクロコンピュータに含まれる制
御レジスタの一例構成図である。

【図３】制御レジスタにおけるビット０〜ビット４の意
義を示す説明図である。

【図４】制御レジスタにおけるビット５〜ビット７の意
義を示す説明図である。

【図５】制御レジスタのビットの組合せによりエミュレ
ーション用マイクロコンピュータが対応可能な例として
４種類のマイクロコンピュータのアドレスマップ図であ
る。

【図６】図１のエミュレーション用マイクロコンピュー
タを用いたマイクロコンピュータ開発装置の概略ブロッ
ク図である。

【図７】入出力ポート代替回路の第１ポート、第２ポー
ト、及び第３ポートの一部の具体的な一例回路構成図で
ある。

【図８】入出力ポート代替回路の第３ポートの残りのポ
ートの具体的な一例回路構成図である。

【図９】入出力ポート回路において入出力ポートとアド
レス出力が兼用されたポートの一例回路図である。

【図１０】制御レジスタの１ビット分の具体的な一例回
路図である。

【図１１】エミュレーション用マイクロコンピュータの
制御回路の一例である機能ブロック選択回路のブロック
図である。

【図１２】エミュレーション用マイクロコンピュータの
制御回路の別の実施例である端子のブロック図である。

【図１３】アドレスバス・データバスの端子配置例と、
マイクロコンピュータのリセット状態の態様例を示す説
明図である。

【図１４】マイクロコンピュータ開発装置の一例動作フ
ローチャートである。

【図１５】封止状態のマイクロコンピュータの全体的な
断面と、ボンディングワイヤ近傍の拡大断面を示す説明
図である。

【符号の説明】

１マイクロコンピュータ２ＣＰＵ３ＤＭＡＣ４ＤＭＡコントローラ５ＲＡＭ６入出力回路７入出力ポート回路８エミュレーション用インタフェース９制御レジスタ１０制御回路１１内部バス１３エミュレーションバス１４入出力ポート代替回路１５アドレスバス・データバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者廣瀬敦東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者鈴木達也東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、その動作プログラムを
格納するための固定的なメモリを除くその他の周辺回路
とを内蔵し、それら内蔵回路に対応するマイクロコンピ
ュータのエミュレーション用マイクロコンピュータとし
て使用可能であるとともに、少なくとも前記中央処理装
置と前記プログラム格納用の固定的なメモリを内蔵した
複数種類の別のマイクロコンピュータのエミュレーショ
ン用マイクロコンピュータとして使用可能にするため、
何れのマイクロコンピュータのエミュレーション用マイ
クロコンピュータとするかを選択する手段を有して成る
ものであることを特徴とするマイクロコンピュータ。
【請求項２】前記選択する手段は、何れのマイクロコ
ンピュータのエミュレーション用マイクロコンピュータ
として動作するかを指定するレジスタ手段を有し、前記
レジスタ手段は、前記プログラム格納用の固定的なメモ
リの容量を指定する単数若しくは複数のビットと、別の
メモリの容量を指定する単数若しくは複数のビットと、
の中から選ばれた単数若しくは複数のビットを有して成
るものであることを特徴とする請求項１記載のマイクロ
コンピュータ。
【請求項３】内部バスを共有して中央処理装置とその
周辺回路とを内蔵し、それら内蔵回路に対応するマイク
ロコンピュータのエミュレーション用マイクロコンピュ
ータとして使用可能であるとともに、少なくとも前記中
央処理装置を内蔵した複数種類の別のマイクロコンピュ
ータのエミュレーション用マイクロコンピュータとして
使用可能にするため、何れのマイクロコンピュータのエ
ミュレーション用マイクロコンピュータとするかを選択
する手段を有し、更に、前記内部バスに含まれるアドレ
スバスの内容をエミュレーション専用に出力すると共
に、前記アドレスバスの内の少なくとも１本の内容を前
記エミュレーション専用出力とは別に出力することが選
択可能にされたインタフェース回路を備えて成るもので
あることを特徴とするマイクロコンピュータ。
【請求項４】前記インタフェース回路において前記エ
ミュレーション専用出力とは別に出力する状態は、前記
選択する手段の設定に従って選択されるものであること
を特徴とする請求項３記載のマイクロコンピュータ。
【請求項５】中央処理装置とその周辺回路とを内蔵
し、それら内蔵回路に対応するマイクロコンピュータの
エミュレーション用マイクロコンピュータとして使用可
能であるとともに、少なくとも前記中央処理装置を内蔵
した複数種類の別のマイクロコンピュータのエミュレー
ション用マイクロコンピュータとして使用可能にするた
め、何れのマイクロコンピュータのエミュレーション用
マイクロコンピュータとするかを選択する手段を有し、
更に、マイクロコンピュータの内部状態を全体的に初期
化する第１のリセット状態、エミュレーション対象とさ
れるマイクロコンピュータの機能に対応される内部回路
を初期化するがエミュレーション専用機能に対応される
所定の内部回路を初期化しない第２のリセット状態とを
有して成るものであることを特徴とするマイクロコンピ
ュータ。
【請求項６】前記第１のリセット状態と第２のリセッ
ト状態を選択的に設定するための、エミュレーション対
象とされるマイクロコンピュータの機能に対応されるリ
セット入力端子と、エミュレーション専用機能に対応さ
れる端子とを有し、双方の端子の入力レベルに応じてリ
セット状態が選択されるものであることを特徴とする請
求項５記載のマイクロコンピュータ。
【請求項７】前記選択する手段は、前記第２のリセッ
ト状態においてリセットされないものであることを特徴
とする請求項５又は６記載のマイクロコンピュータ。
【請求項８】前記選択する手段は、前記レジスタ手段
の第１の状態ではエミュレーション対象のマイクロコン
ピュータの指定にしたがったバスアクセスを行なう第１
のバスアクセス状態と、第２の状態ではウェイト要求が
可能なバスアクセスを行なう第２のバスアクセス状態と
を選択的に指示するためのレジスタ手段を有し、当該レ
ジスタ手段は、前記第１のリセット状態によって前記第
２のバスアクセス状態にリセットされ、前記第２のリセ
ット状態によってリセットされないものであることを特
徴とする請求項５乃至７の何れか１項記載のマイクロコ
ンピュータ。
【請求項９】請求項１乃至８の何れか１項記載のマイ
クロコンピュータを搭載したエミュレータであって、こ
のエミュレータ外部からの指定に基づいて、前記マイク
ロコンピュータが実行すべきソフトウェアが変更され、
前記ソフトウェアを前記マイクロコンピュータが実行す
ることによって、前記選択する手段の状態が設定される
ものであることを特徴とするエミュレータ。
【請求項１０】請求項３又は４記載のマイクロコンピ
ュータを搭載したエミュレータであって、前記マイクロ
コンピュータに含まれるインタフェース回路において前
記エミュレーション専用出力とは別に出力することが選
択されたアドレスはエミュレーション対象とされるシス
テムに結合されて成るものであることを特徴とするエミ
ュレータ。