JPH06187283A - カード - Google Patents
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- JPH06187283A JPH06187283A JP5057146A JP5714693A JPH06187283A JP H06187283 A JPH06187283 A JP H06187283A JP 5057146 A JP5057146 A JP 5057146A JP 5714693 A JP5714693 A JP 5714693A JP H06187283 A JPH06187283 A JP H06187283A
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- card
- address
- slots
- computer system
- slot
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4411—Configuring for operating with peripheral devices; Loading of device drivers
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- Techniques For Improving Reliability Of Storages (AREA)
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Electrophonic Musical Instruments (AREA)
- Circuits Of Receivers In General (AREA)
- Stored Programmes (AREA)
- Complex Calculations (AREA)
- Control Of Position, Course, Altitude, Or Attitude Of Moving Bodies (AREA)
- Telephonic Communication Services (AREA)
- Debugging And Monitoring (AREA)
- Financial Or Insurance-Related Operations Such As Payment And Settlement (AREA)
- Telephone Function (AREA)
Abstract
(57)【要約】
【目的】 各カードに識別値が記憶されていて、これら
の識別値に基づいて電源投入後の初期設定を行なうデー
タ処理システム。 【構成】 システム・ボード1は、複数のソケットまた
はスロット2−0ないし2−7を含む。それらのスロッ
トには入出力オプション・カード5−0ないし5−7を
交換可能に挿入できる。これらのカードは、各カードに
集積されるかまたは外部コネクタを介して接続される様
々な周辺装置を制御する。ボード1はまた、CPU8、
RAMの主メモリ・モジュール9、10、11、DMA
制御装置12、タイミング制御装置13、スロット・ア
ドレス復合器14、その他の論理素子15、電源16、
および中央演算処理装置を相互にまた付加周辺機器とリ
ンクするバス17を含む。
の識別値に基づいて電源投入後の初期設定を行なうデー
タ処理システム。 【構成】 システム・ボード1は、複数のソケットまた
はスロット2−0ないし2−7を含む。それらのスロッ
トには入出力オプション・カード5−0ないし5−7を
交換可能に挿入できる。これらのカードは、各カードに
集積されるかまたは外部コネクタを介して接続される様
々な周辺装置を制御する。ボード1はまた、CPU8、
RAMの主メモリ・モジュール9、10、11、DMA
制御装置12、タイミング制御装置13、スロット・ア
ドレス復合器14、その他の論理素子15、電源16、
および中央演算処理装置を相互にまた付加周辺機器とリ
ンクするバス17を含む。
Description
【0001】
【産業上の利用分野】本発明は、カードが接続可能な複
数のソケットあるいはスロットを有するデータ処理シス
テムに係わり、特に各カードに識別値が記憶されてい
て、これらの識別値に基づいて電源投入後の初期設定を
行なうデータ処理システムに係わる。
数のソケットあるいはスロットを有するデータ処理シス
テムに係わり、特に各カードに識別値が記憶されてい
て、これらの識別値に基づいて電源投入後の初期設定を
行なうデータ処理システムに係わる。
【0002】
【従来の技術および発明が解決しようとする課題】小型
コンピュータ・システムのユーザは、通常複雑なプログ
ラミング技術をもっていず、ユーザの必要に応じてシス
テムの構成を単純化するために、ユーザにとって透過性
のプログラム式パラメータ・スイッチが提案されてき
た。しかし、こうしたシステムを構成するのに必要なル
ーチンは複雑で、エラーが起こりやすく、時間がかか
る。本発明の目的は、スロットのカードを交換したり、
追加したり、除去したりしない限り、一度電源を切断し
た後のシステムの再電源投入またはリセット時に、シス
テムで生産的な仕事ができるようになるまでに、ユーザ
が経験する時間遅延を大幅に減らすことである。
コンピュータ・システムのユーザは、通常複雑なプログ
ラミング技術をもっていず、ユーザの必要に応じてシス
テムの構成を単純化するために、ユーザにとって透過性
のプログラム式パラメータ・スイッチが提案されてき
た。しかし、こうしたシステムを構成するのに必要なル
ーチンは複雑で、エラーが起こりやすく、時間がかか
る。本発明の目的は、スロットのカードを交換したり、
追加したり、除去したりしない限り、一度電源を切断し
た後のシステムの再電源投入またはリセット時に、シス
テムで生産的な仕事ができるようになるまでに、ユーザ
が経験する時間遅延を大幅に減らすことである。
【0003】
【課題を解決するための手段】本発明の改良型システム
では、各種カードに一義的なIDを設け、そのIDの値
を各カード上でハードワイヤ接続する。また(必要に応
じてカードの入出力アドレス空間をプログラマブルに変
更するため)アドレス・ファクタ、優先順位、状況およ
び他のシステム情報などのパラメータ・データの記憶用
レジスタをカード上に設けて、システム・プロセッサと
カードの間およびカード間でのデータの効率的な転送を
実現する。
では、各種カードに一義的なIDを設け、そのIDの値
を各カード上でハードワイヤ接続する。また(必要に応
じてカードの入出力アドレス空間をプログラマブルに変
更するため)アドレス・ファクタ、優先順位、状況およ
び他のシステム情報などのパラメータ・データの記憶用
レジスタをカード上に設けて、システム・プロセッサと
カードの間およびカード間でのデータの効率的な転送を
実現する。
【0004】システム内で2枚以上の同種のカードを使
用するとき、パラメータ・データを使って、異なる優先
順位レベルでカードを使用できるようにしたり、冗長カ
ードを非活動にすることができる。
用するとき、パラメータ・データを使って、異なる優先
順位レベルでカードを使用できるようにしたり、冗長カ
ードを非活動にすることができる。
【0005】システム電源が故障したり切れたりしたと
き主メモリの一部分に給電するため、バックアップ電池
を設ける。メモリのこの不揮発性部分に、各入出力スロ
ットに挿入されたカードID値を当該のカード・パラメ
ータ・データと共に記憶する位置を(各スロットごとに
1つずつ)設ける。
き主メモリの一部分に給電するため、バックアップ電池
を設ける。メモリのこの不揮発性部分に、各入出力スロ
ットに挿入されたカードID値を当該のカード・パラメ
ータ・データと共に記憶する位置を(各スロットごとに
1つずつ)設ける。
【0006】システムを最初に構成し初期設定すると
き、システムに取り付けられたカードに必要なすべての
パラメータ・データの作成または取出しあるいはその両
方を行ない、システム資源の競合を解決し、適切なカー
ド・レジスタとメモリ・スロット位置にデータを記憶す
る複雑なルーチンを実行させる。
き、システムに取り付けられたカードに必要なすべての
パラメータ・データの作成または取出しあるいはその両
方を行ない、システム資源の競合を解決し、適切なカー
ド・レジスタとメモリ・スロット位置にデータを記憶す
る複雑なルーチンを実行させる。
【0007】しかし、電源切断の後、スロットに取り付
けられているカードまたはカードのスロット位置に変化
がない場合、単純化されたセットアップ・ルーチンが、
各カードIDを当該のスロット位置に記憶されたID値
と比較して、変化がなかったと判定する。次いで、この
ルーチンが、パラメータ・データをメモリ・スロット位
置から当該のカード・レジスタに転送する。これで、シ
ステムは通常動作がすぐに可能な状態になる。
けられているカードまたはカードのスロット位置に変化
がない場合、単純化されたセットアップ・ルーチンが、
各カードIDを当該のスロット位置に記憶されたID値
と比較して、変化がなかったと判定する。次いで、この
ルーチンが、パラメータ・データをメモリ・スロット位
置から当該のカード・レジスタに転送する。これで、シ
ステムは通常動作がすぐに可能な状態になる。
【0008】システムを構成し初期設定した後、通常動
作中に選択機構の使用を知らせるための帰還線を設け
る。所与の選択資源に対する各カードの応答を検査し、
選択資源の重複使用を検出するルーチンが呼び出され
る。
作中に選択機構の使用を知らせるための帰還線を設け
る。所与の選択資源に対する各カードの応答を検査し、
選択資源の重複使用を検出するルーチンが呼び出され
る。
【0009】
【実施例】図1は、接続される周辺オプションのアドレ
ッシングやその他の可変システム資源パラメータをユー
ザにとって透過な形で確立できることを特徴とする、デ
スクトップ型コンピュータ・システムの形をとる本発明
の好ましい実施例を示す。それによれば、ユーザはディ
ップ・スイッチをセットしたり複雑なセットアップ処理
手順を踏んだりしなければならないという負担から解放
される。システム資源の競合は、パラメータの再指定に
よって軽減または除去される。他のパラメータとして
は、優先順位レベル、および2つの同じオプション接続
機構の共存を認める状態ビットなどがある。
ッシングやその他の可変システム資源パラメータをユー
ザにとって透過な形で確立できることを特徴とする、デ
スクトップ型コンピュータ・システムの形をとる本発明
の好ましい実施例を示す。それによれば、ユーザはディ
ップ・スイッチをセットしたり複雑なセットアップ処理
手順を踏んだりしなければならないという負担から解放
される。システム資源の競合は、パラメータの再指定に
よって軽減または除去される。他のパラメータとして
は、優先順位レベル、および2つの同じオプション接続
機構の共存を認める状態ビットなどがある。
【0010】システム・ボード1は、複数のソケットま
たはスロット2−0ないし2−7を含む。それらのスロ
ットには入出力オプション・カード5−0ないし5−7
を交換可能に挿入できる。これらのカードは、各カード
に集積されるかまたは外部コネクタ(図示せず)を介し
て接続される様々な周辺装置(ディスク・ドライブ、プ
リンタ、追加メモリなど)を制御する。ボード1はま
た、中央演算処理装置(CPU)8、ランダム・アクセ
ス・メモリ(RAM)の主メモリ・モジュール9、1
0、11、直接メモリ・アクセス(DMA)制御装置1
2、タイミング制御装置13、スロット・アドレス復合
器14(後でその機能について説明する)、本開示にと
って重要でない他の論理素子、15(一括して示す)、
電源16、および中央演算処理装置を相互にまた付加周
辺機器とリンクするバス17を含む。バスの太線部分
は、複数のアドレス線17b、データ線17cおよび制
御線17aを表わす(図2)。
たはスロット2−0ないし2−7を含む。それらのスロ
ットには入出力オプション・カード5−0ないし5−7
を交換可能に挿入できる。これらのカードは、各カード
に集積されるかまたは外部コネクタ(図示せず)を介し
て接続される様々な周辺装置(ディスク・ドライブ、プ
リンタ、追加メモリなど)を制御する。ボード1はま
た、中央演算処理装置(CPU)8、ランダム・アクセ
ス・メモリ(RAM)の主メモリ・モジュール9、1
0、11、直接メモリ・アクセス(DMA)制御装置1
2、タイミング制御装置13、スロット・アドレス復合
器14(後でその機能について説明する)、本開示にと
って重要でない他の論理素子、15(一括して示す)、
電源16、および中央演算処理装置を相互にまた付加周
辺機器とリンクするバス17を含む。バスの太線部分
は、複数のアドレス線17b、データ線17cおよび制
御線17aを表わす(図2)。
【0011】この配置の特徴は、スロット2−0ないし
2−7が、セットアップ・ルーチン中にバス17のアド
レス線上の「スロット・アドレス」信号によってアドレ
スでき、スロット内にあるカードが通常のプログラム実
行中にアドレス線上の「入出力アドレス」信号によって
個別にアドレスできることである。ただし、スロット・
アドレスおよび入出力アドレスはそれぞれに、ソケット
の物理位置および現在接続されている装置の種類に関連
する、はっきり異なる値である。多くの異なる種類の装
置が、それぞれシステムの数個のソケットのどれにでも
潜在的に取付け可能である。
2−7が、セットアップ・ルーチン中にバス17のアド
レス線上の「スロット・アドレス」信号によってアドレ
スでき、スロット内にあるカードが通常のプログラム実
行中にアドレス線上の「入出力アドレス」信号によって
個別にアドレスできることである。ただし、スロット・
アドレスおよび入出力アドレスはそれぞれに、ソケット
の物理位置および現在接続されている装置の種類に関連
する、はっきり異なる値である。多くの異なる種類の装
置が、それぞれシステムの数個のソケットのどれにでも
潜在的に取付け可能である。
【0012】メモリ・モジュールの1つである図中のメ
モリ・モジュール10は不揮発性であり、システムの電
源が切断されている間も、スロット2−0ないし2−7
およびそれに関連するカードに関する情報を記憶する。
このモジュールは、たとえば容量性記憶回路、すなわ
ち、周知の相補形金属酸化膜シリコン(CMOS)半導
体回路のアレイから成り、システムに電源が投入されて
いる間はシステム電源でまたシステム電源が入っていな
い場合はバッテリー電源18で動作するように構成され
ている。このモジュール内には、スロットに関連するあ
る種の情報を記憶するために、各スロットに個別にアド
レス可能な空間が割り当てられている。図のように、こ
の情報には、識別値ID、アドレス・ファクタAD、優
先順位値PR、状態ビットSおよびその他の情報Oが含
まれる。
モリ・モジュール10は不揮発性であり、システムの電
源が切断されている間も、スロット2−0ないし2−7
およびそれに関連するカードに関する情報を記憶する。
このモジュールは、たとえば容量性記憶回路、すなわ
ち、周知の相補形金属酸化膜シリコン(CMOS)半導
体回路のアレイから成り、システムに電源が投入されて
いる間はシステム電源でまたシステム電源が入っていな
い場合はバッテリー電源18で動作するように構成され
ている。このモジュール内には、スロットに関連するあ
る種の情報を記憶するために、各スロットに個別にアド
レス可能な空間が割り当てられている。図のように、こ
の情報には、識別値ID、アドレス・ファクタAD、優
先順位値PR、状態ビットSおよびその他の情報Oが含
まれる。
【0013】ここで記載すべき特徴は、最後の電源切断
以来スロット構成が変化しなかった場合、システムの初
期設定をスピードアップし、それによってシステム電源
投入スイッチ(図示せず)が作動した後あるいはシステ
ムまたはチャンネルのリセットの後にユーザがアプリケ
ーションの動作が始まるまでに待たなければならない時
間を減らすために、不揮発性メモリ中のこの情報を使用
することである。この複雑さと必要なステップの数の相
違は、図6(初期設定)と図7(POST)に示されて
いる。
以来スロット構成が変化しなかった場合、システムの初
期設定をスピードアップし、それによってシステム電源
投入スイッチ(図示せず)が作動した後あるいはシステ
ムまたはチャンネルのリセットの後にユーザがアプリケ
ーションの動作が始まるまでに待たなければならない時
間を減らすために、不揮発性メモリ中のこの情報を使用
することである。この複雑さと必要なステップの数の相
違は、図6(初期設定)と図7(POST)に示されて
いる。
【0014】カード5−7の細部は、すべてのカードの
重要な論理構成を代表するものとして、本発明を説明す
るのに必要な程度に示されている。駆動回路20は製造
時に予め配線されており、以下に記載する条件の下で、
カードの種類とその当該の周辺装置を一義的に識別す
る、1組の識別信号IDを送る。
重要な論理構成を代表するものとして、本発明を説明す
るのに必要な程度に示されている。駆動回路20は製造
時に予め配線されており、以下に記載する条件の下で、
カードの種類とその当該の周辺装置を一義的に識別す
る、1組の識別信号IDを送る。
【0015】レジスタ21は、アドレス・ファクタA
D、優先順位値PR、状態ビットSおよびモジュール1
0に関して先に説明したその他の情報Oを含めて、カー
ドとシステムの間の通信を制御するためのパラメータ情
報を記憶する。この情報は、電源投入初期設定中に中央
システムによって設定される(図6)。このシステムの
特徴は、システムの最後の電源切断以来スロットの条件
が変わらなかった場合、情報は比較的迅速な動作で不揮
発性メモリ10からレジスタ21に転送されるだけであ
るが、スロットの条件が変わった場合、システムは長い
プログラム処理(図6)を実行して情報の一部またはす
べてを検索または作成しあるいはその両方を行ない、次
いでそれをメモリ10とカード・レジスタ21の両方に
転送しなければならないことである。
D、優先順位値PR、状態ビットSおよびモジュール1
0に関して先に説明したその他の情報Oを含めて、カー
ドとシステムの間の通信を制御するためのパラメータ情
報を記憶する。この情報は、電源投入初期設定中に中央
システムによって設定される(図6)。このシステムの
特徴は、システムの最後の電源切断以来スロットの条件
が変わらなかった場合、情報は比較的迅速な動作で不揮
発性メモリ10からレジスタ21に転送されるだけであ
るが、スロットの条件が変わった場合、システムは長い
プログラム処理(図6)を実行して情報の一部またはす
べてを検索または作成しあるいはその両方を行ない、次
いでそれをメモリ10とカード・レジスタ21の両方に
転送しなければならないことである。
【0016】制御論理22と復合論理23はバス17上
に現われる入出力アドレスに対するカード5−7の応答
を制御する。電源がシステムに投入されると、カードは
最初それらのソケットとアドレス・バスの一部を介して
しかアドレス可能でない。しかし、電源投入処理の後
は、レジスタ21内の値ADが復合器23を制御して、
カードの種類に一義的に関連しソケットの位置には関連
しない省略時アドレスまたは代替入出力アドレスを検出
する。こうした検出が行なわれると、制御論理22で優
先順位値PRと状態ビットSにより、カードとバス17
の間でいつデータが交換されるかが決定される。AD
値、復合器23および制御論理22で入出力アドレスを
検出する一つの方式が、L.エッゲブレヒト(Eggebrec
ht)の「IBMパーソナル・コンピュータへのインター
フェース(Interfacing to the IBM Personal Compute
r)」、1983年刊、に記載されている。
に現われる入出力アドレスに対するカード5−7の応答
を制御する。電源がシステムに投入されると、カードは
最初それらのソケットとアドレス・バスの一部を介して
しかアドレス可能でない。しかし、電源投入処理の後
は、レジスタ21内の値ADが復合器23を制御して、
カードの種類に一義的に関連しソケットの位置には関連
しない省略時アドレスまたは代替入出力アドレスを検出
する。こうした検出が行なわれると、制御論理22で優
先順位値PRと状態ビットSにより、カードとバス17
の間でいつデータが交換されるかが決定される。AD
値、復合器23および制御論理22で入出力アドレスを
検出する一つの方式が、L.エッゲブレヒト(Eggebrec
ht)の「IBMパーソナル・コンピュータへのインター
フェース(Interfacing to the IBM Personal Compute
r)」、1983年刊、に記載されている。
【0017】動作に際して、その電源投入中に、中央シ
ステムは、復合器14によって一義的に検出されてセッ
トアップ(カード活動化)線EC0ないしEC7を個別
に活動化する、それぞれの「スロット・アドレス」信号
をバスを介して送ることにより、オプション・ソケット
を個別にアドレスする。セットアップ線EC0ないしE
C7は、それぞれのソケット2−0ないし2−7まで延
び、さらにそれらのソケットを介して付加カード5−0
ないし5−7まで延びる。1本のこうした線が活動化さ
れたとき、関連するソケットが空の場合、16進数値F
FFFがシステムに戻り、そのソケットに関する以後の
動作を終了させる。しかし、ソケットにカードが入って
いる場合は、活動化された線がバス17上の追加アドレ
ス信号とともに、当該のカード上の制御論理22を条件
づけて、当該のカードおよび装置の種類を識別する上記
のID信号を駆動回路20から送出させる。システムC
PU8は戻ったID信号を当該のスロットに割り振られ
たメモリ10中の位置に記憶されているID値と比較し
て、比較される値が同じかそれとも異なるかを示す標識
を設定する。この標識は、当該のスロットに関して講じ
るべき措置を決定する、その後のプログラム処理の分岐
条件として有効に働く。
ステムは、復合器14によって一義的に検出されてセッ
トアップ(カード活動化)線EC0ないしEC7を個別
に活動化する、それぞれの「スロット・アドレス」信号
をバスを介して送ることにより、オプション・ソケット
を個別にアドレスする。セットアップ線EC0ないしE
C7は、それぞれのソケット2−0ないし2−7まで延
び、さらにそれらのソケットを介して付加カード5−0
ないし5−7まで延びる。1本のこうした線が活動化さ
れたとき、関連するソケットが空の場合、16進数値F
FFFがシステムに戻り、そのソケットに関する以後の
動作を終了させる。しかし、ソケットにカードが入って
いる場合は、活動化された線がバス17上の追加アドレ
ス信号とともに、当該のカード上の制御論理22を条件
づけて、当該のカードおよび装置の種類を識別する上記
のID信号を駆動回路20から送出させる。システムC
PU8は戻ったID信号を当該のスロットに割り振られ
たメモリ10中の位置に記憶されているID値と比較し
て、比較される値が同じかそれとも異なるかを示す標識
を設定する。この標識は、当該のスロットに関して講じ
るべき措置を決定する、その後のプログラム処理の分岐
条件として有効に働く。
【0018】今述べた標識が一致を示し、かつ他のすべ
てのスロットの状態が変化しなかった場合、その後のプ
ログラム処理は、メモリ10の関連する位置に現在記憶
されているAD、PR、Sおよび0の値を当該のカード
に転送してレジスタ21に記憶するだけである。その標
識が不一致を表わし、かつ送られたIDが当該のスロッ
トにカードが入っていることを示す場合、CPU8は送
られたIDと他のスロットから収集された情報とを使っ
て、カード資源の要求と代替を記述するファイルを用い
て当該のカードに対する新しいAD、PR、Sおよび0
値の検索または生成あるいはその両方を行なう。あらゆ
るカード値が設定された後、各カードに対する値が順に
まずメモリ10の当該のスロット位置に、次いで当該の
カード・レジスタ21に転送される。
てのスロットの状態が変化しなかった場合、その後のプ
ログラム処理は、メモリ10の関連する位置に現在記憶
されているAD、PR、Sおよび0の値を当該のカード
に転送してレジスタ21に記憶するだけである。その標
識が不一致を表わし、かつ送られたIDが当該のスロッ
トにカードが入っていることを示す場合、CPU8は送
られたIDと他のスロットから収集された情報とを使っ
て、カード資源の要求と代替を記述するファイルを用い
て当該のカードに対する新しいAD、PR、Sおよび0
値の検索または生成あるいはその両方を行なう。あらゆ
るカード値が設定された後、各カードに対する値が順に
まずメモリ10の当該のスロット位置に、次いで当該の
カード・レジスタ21に転送される。
【0019】不一致となるのは、問い合わせたソケット
の状態が変わったときである。メモリ10内に記憶され
ている、最後の電源切断時に空であったソケットに関す
るID値はFFFFであり、記憶されている以前に占有
されていたソケットに関するID値は、最後にそのスロ
ットを占有したカードのID値である。すなわち、カー
ドが以前に空いていたスロットに挿入されたり、異なる
IDをもつカードと交換された場合は、不一致となり、
システムは、対応するカードに対する新しいAD、P
R、Sおよび0値の検索または作成あるいはその両方を
行なう。
の状態が変わったときである。メモリ10内に記憶され
ている、最後の電源切断時に空であったソケットに関す
るID値はFFFFであり、記憶されている以前に占有
されていたソケットに関するID値は、最後にそのスロ
ットを占有したカードのID値である。すなわち、カー
ドが以前に空いていたスロットに挿入されたり、異なる
IDをもつカードと交換された場合は、不一致となり、
システムは、対応するカードに対する新しいAD、P
R、Sおよび0値の検索または作成あるいはその両方を
行なう。
【0020】上述のように、システムは、すべてのソケ
ットの状態が確認されるまで不一致の標識に対処できな
い。これは、任意のカードに割り当てられた優先順位レ
ベルと、場合によってはアドレスおよび状態値が、他の
スロット内のカードに関係しているからである。アドレ
スおよび状態値が関係するのは、装置の故障に備えて冗
長バックアップを設けるため、または装置容量を増加さ
せるために、同じ識別IDをもつ2枚のカードが同時に
挿入されているときである。後者の場合、状態値を使っ
て、通常システム動作中にバックアップ装置を非活動状
態にすることができ、また優先順位値を使って両方の装
置を異なる優先順位レベルで完全に動作させることがで
きる。
ットの状態が確認されるまで不一致の標識に対処できな
い。これは、任意のカードに割り当てられた優先順位レ
ベルと、場合によってはアドレスおよび状態値が、他の
スロット内のカードに関係しているからである。アドレ
スおよび状態値が関係するのは、装置の故障に備えて冗
長バックアップを設けるため、または装置容量を増加さ
せるために、同じ識別IDをもつ2枚のカードが同時に
挿入されているときである。後者の場合、状態値を使っ
て、通常システム動作中にバックアップ装置を非活動状
態にすることができ、また優先順位値を使って両方の装
置を異なる優先順位レベルで完全に動作させることがで
きる。
【0021】好ましい実施例では、最高8枚の拡張機能
用カード5−0ないし5−7を収容できるように、モジ
ュール10の8つのスロット位置(30、31、32の
3つだけを示す)にシステム情報を記憶する。各スロッ
ト位置は4バイト幅であり、7枚の拡張機能用カードで
は28バイト幅である。カードIDは最初の2つのバイ
ト内にあり、スイッチ(パラメータ)設定は最後の2つ
のバイト内にある。各カード上の対応するIDおよびパ
ラメータ・データは、それぞれ駆動回路20とレジスタ
21に入っている。
用カード5−0ないし5−7を収容できるように、モジ
ュール10の8つのスロット位置(30、31、32の
3つだけを示す)にシステム情報を記憶する。各スロッ
ト位置は4バイト幅であり、7枚の拡張機能用カードで
は28バイト幅である。カードIDは最初の2つのバイ
ト内にあり、スイッチ(パラメータ)設定は最後の2つ
のバイト内にある。各カード上の対応するIDおよびパ
ラメータ・データは、それぞれ駆動回路20とレジスタ
21に入っている。
【0022】図3は、セットアップ・ルーチンの間にカ
ードIDを読み取り、レジスタ21にパラメータを記憶
するのに使用される、ボード1と拡張機能用カード5−
7上のいくつかの論理を概略的に示す。図3で、各拡張
機能用カード上のいくつかの構成要素に割り当てられる
16進数の入出力アドレス値は、次の通りである。 096−ソケット選択値(1バイト) 100、101−ID駆動回路20(2バイト) 102、103−パラメータ・レジスタ21(2バイ
ト)
ードIDを読み取り、レジスタ21にパラメータを記憶
するのに使用される、ボード1と拡張機能用カード5−
7上のいくつかの論理を概略的に示す。図3で、各拡張
機能用カード上のいくつかの構成要素に割り当てられる
16進数の入出力アドレス値は、次の通りである。 096−ソケット選択値(1バイト) 100、101−ID駆動回路20(2バイト) 102、103−パラメータ・レジスタ21(2バイ
ト)
【0023】これらのアドレスは、「見かけ」アドレス
である。というのは、セットアップ動作中にスロットを
介して入出力カードと構成要素にアクセスするためにC
PU8がそれを使用するからである。アドレス096
は、カード選択値をスロット・レジスタ40に記憶し、
また診断中にその値を読み取るために、スロット・アド
レス復合器14の論理(ゲート38、39)を選択す
る。図3のアドレス線A0とA1は、構成要素20と2
1を選択するための下位アドレス値00、01、02お
よび03を供給し、アドレス線A2上の論理1信号は最
上位ディジット値1をもたらす。A0、A1およびA2
は図2のアドレス・バス17bの適切なビット線に接続
される。
である。というのは、セットアップ動作中にスロットを
介して入出力カードと構成要素にアクセスするためにC
PU8がそれを使用するからである。アドレス096
は、カード選択値をスロット・レジスタ40に記憶し、
また診断中にその値を読み取るために、スロット・アド
レス復合器14の論理(ゲート38、39)を選択す
る。図3のアドレス線A0とA1は、構成要素20と2
1を選択するための下位アドレス値00、01、02お
よび03を供給し、アドレス線A2上の論理1信号は最
上位ディジット値1をもたらす。A0、A1およびA2
は図2のアドレス・バス17bの適切なビット線に接続
される。
【0024】図3は、図6と図7のセットアップ・ルー
チンで使用される、スロット・アドレス復合器14の論
理およびカード5−7の制御論理22の一部をより詳細
に示したものである。議論を簡単にするため、一時に、
すなわち1サイクルに2バイトのアドレッシングが利用
可能であり、2バイトのデータ転送がバス上で行なわれ
ると仮定する。すなわち、アドレス101の復合は、ア
ドレス101と100の両方のバイトをゲートする。
チンで使用される、スロット・アドレス復合器14の論
理およびカード5−7の制御論理22の一部をより詳細
に示したものである。議論を簡単にするため、一時に、
すなわち1サイクルに2バイトのアドレッシングが利用
可能であり、2バイトのデータ転送がバス上で行なわれ
ると仮定する。すなわち、アドレス101の復合は、ア
ドレス101と100の両方のバイトをゲートする。
【0025】スロット・レジスタ40は、アクセスされ
るスロット(2−0ないし2−7)に対応する3ビット
値(000−111)を記憶するようにプログラム制御
されている。復合回路41は、この3ビットの2進値
を、入力線42上の信号によってゲートされたときだけ
8線出力の値に変える。EC7などの各出力線は、当該
のソケットを介してそのソケット中に保持されたカード
に接続される。復合回路43は、セットアップ・ルーチ
ン中に範囲0100−0103のアドレスを復合する
と、線42上に出力を発生してレジスタ40中の値をゲ
ートさせ、バス17の制御線17aの1本であるEC7
などのカード・セットアップ線上で出力(図4参照)を
発生させる。
るスロット(2−0ないし2−7)に対応する3ビット
値(000−111)を記憶するようにプログラム制御
されている。復合回路41は、この3ビットの2進値
を、入力線42上の信号によってゲートされたときだけ
8線出力の値に変える。EC7などの各出力線は、当該
のソケットを介してそのソケット中に保持されたカード
に接続される。復合回路43は、セットアップ・ルーチ
ン中に範囲0100−0103のアドレスを復合する
と、線42上に出力を発生してレジスタ40中の値をゲ
ートさせ、バス17の制御線17aの1本であるEC7
などのカード・セットアップ線上で出力(図4参照)を
発生させる。
【0026】EC7上のこの出力は、ANDゲート44
と45に供給される。アドレス線A2は、ゲート44と
45に接続されている。入出力読取り線IORと入出力
書込み線IOW(制御線17aから復合されたもの)
は、それぞれゲート44と45に接続されている。ゲー
ト44からの出力線46は、1対の復合回路47と48
に接続されている。ゲート45からの出力線49は、復
合回路50に接続されている。復合器48からの出力線
51は、ID駆動回路20に接続され、復合器50から
の出力線52は、パラメータ・レジスタ21に接続され
ている。
と45に供給される。アドレス線A2は、ゲート44と
45に接続されている。入出力読取り線IORと入出力
書込み線IOW(制御線17aから復合されたもの)
は、それぞれゲート44と45に接続されている。ゲー
ト44からの出力線46は、1対の復合回路47と48
に接続されている。ゲート45からの出力線49は、復
合回路50に接続されている。復合器48からの出力線
51は、ID駆動回路20に接続され、復合器50から
の出力線52は、パラメータ・レジスタ21に接続され
ている。
【0027】図7のPOST(電源投入自己検査)セッ
トアップ・ルーチンでは、IDがカード5−7から取り
出されているとき、CPU8はA2を負(論理1)に
し、A1とA0を論理01(アドレス101)にする。
EC7は負である(図4)。IORが負になると、ゲー
ト44は線46上に出力を発生し、それにより20中の
カードID値をデータ・バス17cにゲートさせる出力
が線51上に発生される。CPU8は、このIDをメモ
リ・モジュール10内の当該のスロット位置にあるID
と比較する。IDが一致する場合、CPU8はスロット
位置32(図1)のパラメータ値をデータ・バス17c
に転送し、A2、A1、A0を論理111(アドレス1
03)にする。その後すぐに、CPU8はIOWを発行
して、ゲート45から線49上に出力を発生させる。こ
れは線52を介して復合器50からの出力をレジスタ2
1にゲートして、バス17c上のパラメータ値をレジス
タ21にロードさせる。復合器47の出力53は、診断
ルーチンで、パラメータ・レジスタ21の出力をゲート
54を介してバス17cにゲートさせるのに使われる。
トアップ・ルーチンでは、IDがカード5−7から取り
出されているとき、CPU8はA2を負(論理1)に
し、A1とA0を論理01(アドレス101)にする。
EC7は負である(図4)。IORが負になると、ゲー
ト44は線46上に出力を発生し、それにより20中の
カードID値をデータ・バス17cにゲートさせる出力
が線51上に発生される。CPU8は、このIDをメモ
リ・モジュール10内の当該のスロット位置にあるID
と比較する。IDが一致する場合、CPU8はスロット
位置32(図1)のパラメータ値をデータ・バス17c
に転送し、A2、A1、A0を論理111(アドレス1
03)にする。その後すぐに、CPU8はIOWを発行
して、ゲート45から線49上に出力を発生させる。こ
れは線52を介して復合器50からの出力をレジスタ2
1にゲートして、バス17c上のパラメータ値をレジス
タ21にロードさせる。復合器47の出力53は、診断
ルーチンで、パラメータ・レジスタ21の出力をゲート
54を介してバス17cにゲートさせるのに使われる。
【0028】セットアップ・ルーチンに関して以上論じ
てきたように、16進値FFFFのIDは、アドレスさ
れたソケットが空であるとき、ID取出し動作中に戻さ
れる。この結果を実現する一つの方法が図3に示されて
いる。IORサイクル中に、OR回路61を介するカー
ド活動化線EC1ないしEC7のどれか1本の線上の負
信号とIOR上の負信号によって、事前配線された回路
60が、ゲートされて、バス17をすべて「1」にす
る。カードが既にアドレスされたソケット内にある場
合、同時にそのIDがバス17cにゲートされ、IDの
すべての論理0が、60からの論理1を無効にして、バ
ス17c上で正確にIDを再発生する。
てきたように、16進値FFFFのIDは、アドレスさ
れたソケットが空であるとき、ID取出し動作中に戻さ
れる。この結果を実現する一つの方法が図3に示されて
いる。IORサイクル中に、OR回路61を介するカー
ド活動化線EC1ないしEC7のどれか1本の線上の負
信号とIOR上の負信号によって、事前配線された回路
60が、ゲートされて、バス17をすべて「1」にす
る。カードが既にアドレスされたソケット内にある場
合、同時にそのIDがバス17cにゲートされ、IDの
すべての論理0が、60からの論理1を無効にして、バ
ス17c上で正確にIDを再発生する。
【0029】図3の論理は、図6および図7の初期設定
セットアップおよびPOSTセットアップ・ルーチン
中、同様のやり方で使われる。
セットアップおよびPOSTセットアップ・ルーチン
中、同様のやり方で使われる。
【0030】2枚の同じカード(同じID)が2個の入
出力スロットに接続され、両者を活動化するのが望まし
い場合は、一方のカードに標準入出力省略時アドレスが
ある優先順位レベルで割り当てられ、もう一方のカード
には別の入出力アドレスが別の優先順位レベルで割り当
てられる。
出力スロットに接続され、両者を活動化するのが望まし
い場合は、一方のカードに標準入出力省略時アドレスが
ある優先順位レベルで割り当てられ、もう一方のカード
には別の入出力アドレスが別の優先順位レベルで割り当
てられる。
【0031】図5の論理は、診断ルーチンで、各カード
が適切にその関連する入出力アドレスに応答するかどう
かを確認するのに使われる。アドレス復合論理23は、
適切な代替アドレス・ファクタADがパラメータ・レジ
スタ21に記憶され、かつ最下位ビットがオン(カード
が活動状態)であるとき、バス17b上のアドレスが代
替アドレスに対応する場合、バス17b上のアドレスを
復合する。同様に、優先順位復合回路55は、バス17
a上の優先順位値がレジスタ21中のPRに等しくカー
ド活動化ビットがオンである場合に出力を発生する。論
理23と55によって出力が発生される場合、ANDゲ
ート56は、線57上に帰還信号を発生して、ボード1
上のレジスタ58中で1ビットをセットする。CPU8
は、プログラム制御の下でレジスタ58を読み取って、
1枚のカードだけが適切に入出力代替アドレスに応答し
たことを知り、レジスタ58をリセットする。もう一方
の同一カード上の同じ回路は、省略時入出力アドレスお
よび適切な優先順位レベルに応答して、診断のためにレ
ジスタ58中の他のビットをセットする。
が適切にその関連する入出力アドレスに応答するかどう
かを確認するのに使われる。アドレス復合論理23は、
適切な代替アドレス・ファクタADがパラメータ・レジ
スタ21に記憶され、かつ最下位ビットがオン(カード
が活動状態)であるとき、バス17b上のアドレスが代
替アドレスに対応する場合、バス17b上のアドレスを
復合する。同様に、優先順位復合回路55は、バス17
a上の優先順位値がレジスタ21中のPRに等しくカー
ド活動化ビットがオンである場合に出力を発生する。論
理23と55によって出力が発生される場合、ANDゲ
ート56は、線57上に帰還信号を発生して、ボード1
上のレジスタ58中で1ビットをセットする。CPU8
は、プログラム制御の下でレジスタ58を読み取って、
1枚のカードだけが適切に入出力代替アドレスに応答し
たことを知り、レジスタ58をリセットする。もう一方
の同一カード上の同じ回路は、省略時入出力アドレスお
よび適切な優先順位レベルに応答して、診断のためにレ
ジスタ58中の他のビットをセットする。
【図1】改良型システムのブロック図である。
【図2】バス構造の概略図である。
【図3】セットアップ・ルーチンが利用するいくつかの
論理のブロック図である。
論理のブロック図である。
【図4】図3のいくつかの論理のタイミング図である。
【図5】入出力カードの選択が適切かどうか検査するた
めに検査ルーチンが利用する論理のブロック図である。
めに検査ルーチンが利用する論理のブロック図である。
【図6】本システムで使用するセットアップ・ルーチン
を簡略に例示した流れ図である。
を簡略に例示した流れ図である。
【図7】本システムで使用するセットアップ・ルーチン
を簡略に例示した流れ図である。
を簡略に例示した流れ図である。
1 システム・ボード 2−0 スロット 2−1 スロット 2−2 スロット 2−3 スロット 2−4 スロット 2−5 スロット 2−6 スロット 2−7 スロット 5−0 カード 5−1 カード 5−2 カード 5−3 カード 5−4 カード 5−5 カード 5−6 カード 5−7 カード 8 中央演算処理装置 9 主メモリ・モジュール 10 主メモリ・モジュール 11 主メモリ・モジュール 12 直接メモリ制御装置 13 タイミング制御装置 14 スロット・アドレス復合器 16 電源 17 バス 17a 制御線 17b アドレス線 17c データ線 18 バックアップ用バッテリ 20 駆動回路 21 レジスタ 22 制御論理 23 復合論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ケネデイー・ランググツド アメリカ合衆国フロリダ州ボカ・ラトン、 サーテイ・ナインス・プレス、ノース・ウ エスト271番地 (72)発明者 ロナルド・ユージン・ヴアリイ アメリカ合衆国ペンジルヴアニア州ピツツ バーグ、マクアリスター・ドライヴ104番 地
Claims (6)
- 【請求項1】コンピュータ・システムに結合するために
使用される複数の入出力スロットのいずれか1つに接続
可能なカードであって、(a)前記カードと前記コンピ
ュータとの間の通信を制御するために使用される、アド
レス・ファクタと、優先順位と、状態情報を含む、パラ
メータ情報信号を記憶するパラメータ記憶手段であっ
て、該信号は他のカードの有効性に依存する前記コンピ
ュータ・システムによって生成されたものであり、
(b)前記パラメータ記憶手段および前記コンピュータ
・システムに結合された、前記スロット位置とは独立
に、カード・タイプに独自に関連するデフォルトまたは
代替のアドレスを検出するアドレス復合手段とを含む前
記カード。 - 【請求項2】カード・タイプと、前記コンピュータ・シ
ステムに関連する周辺装置を独自に識別する識別信号の
組を転送する駆動回路手段をさらに含む請求項1記載の
カード。 - 【請求項3】前記カードがその入出力アドレスおよび割
り当てられた優先順位に適切に応答しているかどうか
を、前記コンピュータ・システム上で実行する診断プロ
グラムに応じて示すために前記コンピュータ・システム
へ信号を発生する手段をさらに含む請求項1記載のカー
ド。 - 【請求項4】周辺装置または付加メモリを制御するため
に、コンピュータ・システムに取り付けられたカードで
あって、前記コンピュータ・システムは中央演算処理装
置と、システム・バスと、前記カードが取付け可能な複
数のスロットと、スロット・アドレス復合手段と、前記
スロットおよび前記システムの電源が切断されたときに
それぞれのスロットに取り付けられたカードに関するパ
ラメータ情報信号を記憶する不揮発性メモリ手段とを含
み、前記カードは(a)前記複数のスロットの一つを介
して前記システム・バスおよび前記スロット・アドレス
復合器に結合され、カード・タイプおよび関連する周辺
装置を独自に識別する識別信号の組を伝送する駆動回路
手段と、(b)前記カードと前記コンピュータ・システ
ムの間の通信を制御するために使用されるパラメータ情
報信号を記憶するパラメータ記憶手段であって、該パラ
メータ情報信号はシステム資源情報に基づいて前記コン
ピュータ・システムによって生成されたものであり、
(c)前記パラメータ記憶手段と、前記スロットの一つ
および前記スロット・アドレス復合器を介して前記シス
テム・バスに結合され、前記システム・バスに現れる入
出力アドレスに応答してカードを制御する論理回路手段
とを含む前記カード。 - 【請求項5】前記パラメータ情報信号はアドレス・ファ
クタと、優先順位値および状況情報を含む請求項4記載
のカード。 - 【請求項6】前記論理回路はさらに復合論理回路手段を
含み、前記パラメータ記憶手段に記憶された前記アドレ
ス・ファクタによる制御の下で動作し、カード・タイプ
に独自に関連する入出力アドレスを検出する請求項5記
載のカード。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US2139187A | 1987-03-13 | 1987-03-13 | |
US021391 | 1987-03-13 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9060897A Division JP3030342B2 (ja) | 1987-03-13 | 1997-03-14 | カード |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06187283A true JPH06187283A (ja) | 1994-07-08 |
JPH07113907B2 JPH07113907B2 (ja) | 1995-12-06 |
Family
ID=21803937
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62315460A Granted JPS63231560A (ja) | 1987-03-13 | 1987-12-15 | データ処理システム |
JP5057146A Expired - Fee Related JPH07113907B2 (ja) | 1987-03-13 | 1993-03-17 | カード |
JP9060897A Expired - Lifetime JP3030342B2 (ja) | 1987-03-13 | 1997-03-14 | カード |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62315460A Granted JPS63231560A (ja) | 1987-03-13 | 1987-12-15 | データ処理システム |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9060897A Expired - Lifetime JP3030342B2 (ja) | 1987-03-13 | 1997-03-14 | カード |
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---|---|
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JP (3) | JPS63231560A (ja) |
KR (1) | KR950008223B1 (ja) |
CN (1) | CN1016291B (ja) |
AT (1) | ATE90162T1 (ja) |
AU (1) | AU602388B2 (ja) |
BE (1) | BE1001459A3 (ja) |
BR (1) | BR8801091A (ja) |
CA (1) | CA1335843C (ja) |
DE (3) | DE3881414T2 (ja) |
DK (1) | DK169366B1 (ja) |
ES (1) | ES2041715T3 (ja) |
FI (1) | FI93585C (ja) |
FR (1) | FR2612313A1 (ja) |
GB (2) | GB8725111D0 (ja) |
HK (2) | HK33292A (ja) |
IL (1) | IL85146A (ja) |
IT (1) | IT1216768B (ja) |
MX (1) | MX167373B (ja) |
MY (2) | MY103559A (ja) |
NL (1) | NL189101C (ja) |
NO (1) | NO175879C (ja) |
NZ (1) | NZ223454A (ja) |
SG (1) | SG5492G (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5257387A (en) * | 1988-09-09 | 1993-10-26 | Compaq Computer Corporation | Computer implemented method and apparatus for dynamic and automatic configuration of a computer system and circuit boards including computer resource allocation conflict resolution |
US5319770A (en) * | 1989-10-03 | 1994-06-07 | International Business Machines Corporation | Data processing method and apparatus for verifying adapter description file choices |
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