JP3305474B2 - 情報処理装置の起動装置 - Google Patents
情報処理装置の起動装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ホストコンピュータ等
の情報処理装置を起動させるための起動装置（ＢＯＯＴ
装置）の発明に関し、特に起動時に用いるＲＯＭ等のメ
モリのシステム起動用プログラムを随時変更可能にした
情報処理装置の起動装置の発明に関する。
の情報処理装置を起動させるための起動装置（ＢＯＯＴ
装置）の発明に関し、特に起動時に用いるＲＯＭ等のメ
モリのシステム起動用プログラムを随時変更可能にした
情報処理装置の起動装置の発明に関する。
【０００２】
【従来の技術】従来よりホストコンピュータ等の情報処
理装置において、ハードウエアを起動させる起動装置は
公知であり、情報処理装置は、起動装置を内装して、そ
の起動装置によりハードウエアのシステムを起動した後
に、情報処理装置にアクセス可能に構成されたＨＤＤ
（ハードディスク装置）から所定の情報をローディング
して、その情報を処理する構成である。
理装置において、ハードウエアを起動させる起動装置は
公知であり、情報処理装置は、起動装置を内装して、そ
の起動装置によりハードウエアのシステムを起動した後
に、情報処理装置にアクセス可能に構成されたＨＤＤ
（ハードディスク装置）から所定の情報をローディング
して、その情報を処理する構成である。
【０００３】かかる起動装置においては、情報処理装置
内のＣＰＵ（中央処理装置）により、起動装置に内装し
た読み出し専用メモリ（ＲＯＭ）に格納された起動用の
プログラムを読み込んでハードウエアを起動させるよう
になっている。
内のＣＰＵ（中央処理装置）により、起動装置に内装し
た読み出し専用メモリ（ＲＯＭ）に格納された起動用の
プログラムを読み込んでハードウエアを起動させるよう
になっている。
【０００４】そしてシステムが起動した後には、ＨＤＤ
等の持つ情報処理用プログラムはそれ自身のコード領域
とデータ領域に記憶されている情報や入出力デバイスか
ら得られる情報を用いてシステムの状態を随時変更する
ことができるが、最初に実行される情報処理用プログラ
ムが動作する以前の状態（以後初期状態と呼ぶ）はその
ハードウェア構成によって決定され、他のシステム環境
上で作動させたいときや従来のシステムをバージョンア
ップさせたいときに初期状態を変更するには、前記ハー
ドウェア構成を変更するしかない。
等の持つ情報処理用プログラムはそれ自身のコード領域
とデータ領域に記憶されている情報や入出力デバイスか
ら得られる情報を用いてシステムの状態を随時変更する
ことができるが、最初に実行される情報処理用プログラ
ムが動作する以前の状態（以後初期状態と呼ぶ）はその
ハードウェア構成によって決定され、他のシステム環境
上で作動させたいときや従来のシステムをバージョンア
ップさせたいときに初期状態を変更するには、前記ハー
ドウェア構成を変更するしかない。
【０００５】
【発明が解決しようとする課題】このハードウエアの変
更は、例えば保持型スイッチ回路（ＤＩＰスイッチ、ジ
ャンパーピン、コネクタの脱着、回路パターン上の素子
の実装有無、パターンカット、パッチワイヤー追加）や
実装回路素子の変更などによって行われるが、この初期
状態を変更するためにハードウエア構成を変更するだけ
では足らず上述のＲＯＭ内の起動用プログラムの変更作
業も併せてやらねばならない。もっとも、この作業は上
述のＨＤＤ等のソフトウェアが動作する以前の設定であ
るので前記ＲＯＭに記憶されたプログラムによって自動
的に行うことは不可能で、上述の他のシステム環境上で
作動させたい等のときにユーザのみで変更することはで
きなかった。
更は、例えば保持型スイッチ回路（ＤＩＰスイッチ、ジ
ャンパーピン、コネクタの脱着、回路パターン上の素子
の実装有無、パターンカット、パッチワイヤー追加）や
実装回路素子の変更などによって行われるが、この初期
状態を変更するためにハードウエア構成を変更するだけ
では足らず上述のＲＯＭ内の起動用プログラムの変更作
業も併せてやらねばならない。もっとも、この作業は上
述のＨＤＤ等のソフトウェアが動作する以前の設定であ
るので前記ＲＯＭに記憶されたプログラムによって自動
的に行うことは不可能で、上述の他のシステム環境上で
作動させたい等のときにユーザのみで変更することはで
きなかった。
【０００６】本発明は上述の欠点に鑑みてなされたもの
で、ハードウエアの変更をすることなく起動装置の起動
用ＲＯＭを随時変更可能にした情報処理装置の起動装置
を提供することを目的とする。
で、ハードウエアの変更をすることなく起動装置の起動
用ＲＯＭを随時変更可能にした情報処理装置の起動装置
を提供することを目的とする。
【０００７】また他の目的はハードウエアの変更なしに
随時変更可能な構成にしても、変更できたかどうかを簡
単な構成で迅速にチェックできる情報装置の起動装置を
提供することにある。
随時変更可能な構成にしても、変更できたかどうかを簡
単な構成で迅速にチェックできる情報装置の起動装置を
提供することにある。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第1の初期アドレス情報に対応した第1の
起動用プログラムを備えたスタンダードメモリと、前記
第1の初期アドレス情報とは異なる第2の初期アドレス情
報に対応した第2の起動用プログラムを備えて情報処理
装置に挿脱可能に構成された一又は複数のオプションメ
モリと、前記第1の初期アドレス情報により前記スタン
ダードメモリの初期アドレスにアクセス可能なアドレス
出力手段と、該アドレス出力手段により前記第1の起動
用プログラムを誘導して読み込み、情報処理装置のシス
テムを起動させる中央制御装置（ＣＰＵ）とを備えた情
報処理装置の起動装置において、前記オプションメモリ
が前記情報処理装置に接続されているか否かを判別する
判別手段と、前記アドレス出力手段にアドレス情報変更
手段と、前記中央制御装置（ＣＰＵ）を初期状態にする
ためリセット信号出力手段を設け、該リセット信号出力
手段によりリセット信号出力中に前記オプションメモリ
が接続されていると前記判別手段が判断したときに、前
記アドレス出力手段の前記スタンダードメモリに相当す
る前記第１の初期アドレス情報を、前記判別されたオプ
ションメモリに相当する第２の初期アドレス情報に変更
して、初期状態における前記オプションメモリの第２の
起動プログラムを実行を可能に構成したものである。
めに本発明は、第1の初期アドレス情報に対応した第1の
起動用プログラムを備えたスタンダードメモリと、前記
第1の初期アドレス情報とは異なる第2の初期アドレス情
報に対応した第2の起動用プログラムを備えて情報処理
装置に挿脱可能に構成された一又は複数のオプションメ
モリと、前記第1の初期アドレス情報により前記スタン
ダードメモリの初期アドレスにアクセス可能なアドレス
出力手段と、該アドレス出力手段により前記第1の起動
用プログラムを誘導して読み込み、情報処理装置のシス
テムを起動させる中央制御装置（ＣＰＵ）とを備えた情
報処理装置の起動装置において、前記オプションメモリ
が前記情報処理装置に接続されているか否かを判別する
判別手段と、前記アドレス出力手段にアドレス情報変更
手段と、前記中央制御装置（ＣＰＵ）を初期状態にする
ためリセット信号出力手段を設け、該リセット信号出力
手段によりリセット信号出力中に前記オプションメモリ
が接続されていると前記判別手段が判断したときに、前
記アドレス出力手段の前記スタンダードメモリに相当す
る前記第１の初期アドレス情報を、前記判別されたオプ
ションメモリに相当する第２の初期アドレス情報に変更
して、初期状態における前記オプションメモリの第２の
起動プログラムを実行を可能に構成したものである。
【０００９】
【００１０】また、前記判別手段９０が前記オプション
メモリが接続されていないと判別するときは前記リセッ
ト回路３に前記リセット信号の解除を阻止する信号を送
るとともに、情報処理装置１の外部へその旨を通報する
通報手段を備えた構成にしても良い。
メモリが接続されていないと判別するときは前記リセッ
ト回路３に前記リセット信号の解除を阻止する信号を送
るとともに、情報処理装置１の外部へその旨を通報する
通報手段を備えた構成にしても良い。
【００１１】なお、本発明の具体的構成を示すと、情報
処理装置１内に備えられ、初期アドレスを格納した初期
アドレス部６ａと、前記初期アドレス部に対応した情報
処理装置１の起動用プログラム６ｂとを備えたスタンダ
ードメモリ６と、そのスタンダードメモリ６とはアドレ
スバス５で接続され、前記初期アドレスと同じ初期アド
レスを持ち、その初期アドレス情報により、該アドレス
バス５を通して前記初期アドレスを、前記スタンダード
メモリ６へ出力するアドレス出力手段１０と前記アドレ
ス出力手段１０から前記初期アドレスを出力するよう指
示するアドレス出力指示手段２ａと前記スタンダードメ
モリ６とはデータバス４で接続され、該データバス４を
通して前記起動用プログラムを認識する認識手段２ｂ
と、前記起動用プログラムを認識することにより前記情
報処理装置１のシステムを起動する起動処理手段２ｃと
を備えたＣＰＵ２と、そのＣＰＵ２に接続され、該ＣＰ
Ｕ２の２値素子の情報を初期状態にするためのリセット
信号を出力するリセット回路３とで構成し、前記ＣＰＵ
２へリセット信号を出力終了後に、アドレス出力指示手
段２ａの指示により初期アドレスをアドレス出力手段１
０からスタンダードメモリ６へアクセスするとともに、
前記初期アドレスのアクセスにより前記スタンダードメ
モリ内の前記初期アドレスに対応する起動用プログラム
を前記ＣＰＵ２の認識手段２ｂで認識して情報処理装置
１の起動を行う情報処理装置の起動装置において、情報
処理装置１内の一又は複数の接続手段８に挿脱可能に構
成され、前記スタンダードメモリ６とは別の他の初期ア
ドレスを格納した他のアドレス部７ａの他のアドレス
と、その他のアドレス部に対応した他の起動プログラム
７ｂとを備えた一又は複数のオプションメモリ７と、前
記アドレス出力手段１０に前記初期アドレス情報を前記
他の初期アドレス部７ａの初期アドレスと同じ他の初期
アドレス情報に変更する変更手段と、前記接続手段８に
アドレスバス５／データバス４を介して各々接続され、
前記他の初期アドレス信号を前記アドレスバス４を通じ
て出力する初期情報出力手段９ａと、その初期情報出力
手段９ａのアクセスにより前記他の初期アドレス部に対
応する他の起動プログラムをデータバス４を通じて認識
する他の起動プログラム認識手段９ｂで接続状態を判別
する判別手段９０と、前記アドレス出力手段１０の前記
変更手段１０ａに他の初期アドレス情報へ変更するよう
指示する変更指示手段９ｃとを備えた初期情報読出手段
９とで構成し、前記リセット回路３のリセット信号出力
中に、前記判別手段９０により接続有無状態を判別する
とともに、前記他の起動プログラム認識手段９ｂで前記
他の起動プログラムを認識して接続ありと判別できたと
きに前記変更手段によりオプションメモリ７の他の初期
アドレスにアクセス可能に変更する構成としている。
処理装置１内に備えられ、初期アドレスを格納した初期
アドレス部６ａと、前記初期アドレス部に対応した情報
処理装置１の起動用プログラム６ｂとを備えたスタンダ
ードメモリ６と、そのスタンダードメモリ６とはアドレ
スバス５で接続され、前記初期アドレスと同じ初期アド
レスを持ち、その初期アドレス情報により、該アドレス
バス５を通して前記初期アドレスを、前記スタンダード
メモリ６へ出力するアドレス出力手段１０と前記アドレ
ス出力手段１０から前記初期アドレスを出力するよう指
示するアドレス出力指示手段２ａと前記スタンダードメ
モリ６とはデータバス４で接続され、該データバス４を
通して前記起動用プログラムを認識する認識手段２ｂ
と、前記起動用プログラムを認識することにより前記情
報処理装置１のシステムを起動する起動処理手段２ｃと
を備えたＣＰＵ２と、そのＣＰＵ２に接続され、該ＣＰ
Ｕ２の２値素子の情報を初期状態にするためのリセット
信号を出力するリセット回路３とで構成し、前記ＣＰＵ
２へリセット信号を出力終了後に、アドレス出力指示手
段２ａの指示により初期アドレスをアドレス出力手段１
０からスタンダードメモリ６へアクセスするとともに、
前記初期アドレスのアクセスにより前記スタンダードメ
モリ内の前記初期アドレスに対応する起動用プログラム
を前記ＣＰＵ２の認識手段２ｂで認識して情報処理装置
１の起動を行う情報処理装置の起動装置において、情報
処理装置１内の一又は複数の接続手段８に挿脱可能に構
成され、前記スタンダードメモリ６とは別の他の初期ア
ドレスを格納した他のアドレス部７ａの他のアドレス
と、その他のアドレス部に対応した他の起動プログラム
７ｂとを備えた一又は複数のオプションメモリ７と、前
記アドレス出力手段１０に前記初期アドレス情報を前記
他の初期アドレス部７ａの初期アドレスと同じ他の初期
アドレス情報に変更する変更手段と、前記接続手段８に
アドレスバス５／データバス４を介して各々接続され、
前記他の初期アドレス信号を前記アドレスバス４を通じ
て出力する初期情報出力手段９ａと、その初期情報出力
手段９ａのアクセスにより前記他の初期アドレス部に対
応する他の起動プログラムをデータバス４を通じて認識
する他の起動プログラム認識手段９ｂで接続状態を判別
する判別手段９０と、前記アドレス出力手段１０の前記
変更手段１０ａに他の初期アドレス情報へ変更するよう
指示する変更指示手段９ｃとを備えた初期情報読出手段
９とで構成し、前記リセット回路３のリセット信号出力
中に、前記判別手段９０により接続有無状態を判別する
とともに、前記他の起動プログラム認識手段９ｂで前記
他の起動プログラムを認識して接続ありと判別できたと
きに前記変更手段によりオプションメモリ７の他の初期
アドレスにアクセス可能に変更する構成としている。
【００１２】
【作用】上述の構成によれば、接続状態を判別する判別
手段９０を配置したため、そのオプションメモリの有無
の判別結果によってアドレス出力手段１０がオプション
メモリ７をアクセスする方向に選択されていればオプシ
ョンメモリ７へアクセス可能に構成でき、選択されてい
なければスタンダードメモリへアクセス可能に構成され
るため、従来のハードウエアの変更なしにメモリの変更
だけで随時変更可能である。
手段９０を配置したため、そのオプションメモリの有無
の判別結果によってアドレス出力手段１０がオプション
メモリ７をアクセスする方向に選択されていればオプシ
ョンメモリ７へアクセス可能に構成でき、選択されてい
なければスタンダードメモリへアクセス可能に構成され
るため、従来のハードウエアの変更なしにメモリの変更
だけで随時変更可能である。
【００１３】また、この作業をリセット回路３の信号出
力中に行うため、ＣＰＵ２の作動不能状態の時にアドレ
スデコーダ１０のアクセスするメモリ（６又は７）を選
択しているため、効率の良いアクセスが可能である。
力中に行うため、ＣＰＵ２の作動不能状態の時にアドレ
スデコーダ１０のアクセスするメモリ（６又は７）を選
択しているため、効率の良いアクセスが可能である。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
１は本発明の実施例を説明したブロック図を示す。１は
本発明の情報処理装置の起動装置を示す。２は情報処理
装置１のシステムを起動させるＣＰＵであり、後述する
リセット動作後にデータバス４及びアドレスバス５をハ
イインピーダンス状態にする機能と、アドレスデコーダ
（アドレス出力手段）１０に備え、スタンダードメモリ
６とオプションメモリ７に備えた初期アドレスと同等の
初期アドレス情報を出力するよう指示するアドレス出力
指示手段２ａと、データバス４を通してスタンダードメ
モリ６内の起動用プログラム６ｂを認識する認識手段２
ｂと、前記起動用プログラムを認識することによりこの
旨を他のデバイス１１に伝えて情報処理装置１のシステ
ムを起動する起動処理手段２ｂとを備える。
１は本発明の実施例を説明したブロック図を示す。１は
本発明の情報処理装置の起動装置を示す。２は情報処理
装置１のシステムを起動させるＣＰＵであり、後述する
リセット動作後にデータバス４及びアドレスバス５をハ
イインピーダンス状態にする機能と、アドレスデコーダ
（アドレス出力手段）１０に備え、スタンダードメモリ
６とオプションメモリ７に備えた初期アドレスと同等の
初期アドレス情報を出力するよう指示するアドレス出力
指示手段２ａと、データバス４を通してスタンダードメ
モリ６内の起動用プログラム６ｂを認識する認識手段２
ｂと、前記起動用プログラムを認識することによりこの
旨を他のデバイス１１に伝えて情報処理装置１のシステ
ムを起動する起動処理手段２ｂとを備える。
【００１５】３はリセット回路であり、電源投入時にＣ
ＰＵ２の２値素子の情報を初期状態にするためのリセッ
ト信号を出力する。
ＰＵ２の２値素子の情報を初期状態にするためのリセッ
ト信号を出力する。
【００１６】６はＣＰＵ２に内蔵またはＣＰＵ２の外付
けで、本発明の情報処理装置１の起動用の初期アドレス
を有した初期アドレス部６ａとその初期アドレスに対応
した起動用プログラム６ｂを備えたスタンダードメモリ
６であり、例えばＣＰＵ２の初期アドレス部の初期アド
レスを含むアドレス空間に割り当てることが可能であ
る。なお、ここで初期アドレスとはＣＰＵ２をリセット
信号を解除した後（ＣＰＵ２が何も記憶されていない状
態）にプログラムを読み込んで動作を開始する最初のア
ドレスをいう。また、初期アドレス部とは初期アドレス
が格納されているアドレス空間の一部をいう。
けで、本発明の情報処理装置１の起動用の初期アドレス
を有した初期アドレス部６ａとその初期アドレスに対応
した起動用プログラム６ｂを備えたスタンダードメモリ
６であり、例えばＣＰＵ２の初期アドレス部の初期アド
レスを含むアドレス空間に割り当てることが可能であ
る。なお、ここで初期アドレスとはＣＰＵ２をリセット
信号を解除した後（ＣＰＵ２が何も記憶されていない状
態）にプログラムを読み込んで動作を開始する最初のア
ドレスをいう。また、初期アドレス部とは初期アドレス
が格納されているアドレス空間の一部をいう。
【００１７】７はスタンダードメモリ６とは別に設置さ
れたオプションメモリであり、前記スタンダードメモリ
６とは別の他の初期アドレスを有した初期アドレス部７
ａと起動用プログラム７ｂとを備え、スタンダードメモ
リ６とは常に別のアドレス空間に割り当てられ、前記ス
タンダードメモリ６と同様の初期アドレスを含むアドレ
ス空間に割り当てることが可能である。本発明は複数の
オプションメモリ７を接続可能に構成しても良いが、こ
の場合、後述する初期情報読出手段９の出力するアドレ
ス番地が統一してふられている。
れたオプションメモリであり、前記スタンダードメモリ
６とは別の他の初期アドレスを有した初期アドレス部７
ａと起動用プログラム７ｂとを備え、スタンダードメモ
リ６とは常に別のアドレス空間に割り当てられ、前記ス
タンダードメモリ６と同様の初期アドレスを含むアドレ
ス空間に割り当てることが可能である。本発明は複数の
オプションメモリ７を接続可能に構成しても良いが、こ
の場合、後述する初期情報読出手段９の出力するアドレ
ス番地が統一してふられている。
【００１８】４はスタンダードメモリ６の所定のプログ
ラムデータを伝達するデータバスであり、５はアドレス
を出力するアドレスバスであり、不図示であるが各バス
４，５はプルアップ抵抗を介して各装置（ＣＰＵ，スタ
ンダードメモリ６等）に接続されて信号の伝達を行って
いる。
ラムデータを伝達するデータバスであり、５はアドレス
を出力するアドレスバスであり、不図示であるが各バス
４，５はプルアップ抵抗を介して各装置（ＣＰＵ，スタ
ンダードメモリ６等）に接続されて信号の伝達を行って
いる。
【００１９】８は接続手段であり、前記スタンダードメ
モリ６をデータバス４及びアドレスバス５に結合するた
めのＲＯＭソケット、コネクター等から構成されてい
る。
モリ６をデータバス４及びアドレスバス５に結合するた
めのＲＯＭソケット、コネクター等から構成されてい
る。
【００２０】９は初期情報読出手段であり、リセット回
路３からのリセット信号を出力中にバスマスタとしてア
ドレスバス５に特定のアドレスを出力する初期情報出力
手段９ａと、それと同時にデータバス４から起動プログ
ラムをモニタすることで初期情報を読み出す起動プログ
ラム認識手段９ｂとにより接続有無の状態を判別する判
別手段９０を持つ。例えば、オプションメモリ７の初期
アドレスに相当する信号FFFFを出力すると、オプション
メモリ７が接続されている場合はその初期情報に相当す
る信号00000000がデータバス４を通じて認識されるが、
オプションメモリ７が未接続の場合は、データバス４の
プルアップ抵抗によってデータバス４の状態が信号FFFF
FFFFに固定されて認識し、オプションメモリ７の初期情
報は認識されず、これにより未設続と判別手段９０が判
別できる。また、この判別の結果により後述するアドレ
スデコーダ１０でメモリ６又は７の初期アドレスと同じ
初期アドレス情報を適宜変更指示する変更指示手段９ｃ
を備えている。
路３からのリセット信号を出力中にバスマスタとしてア
ドレスバス５に特定のアドレスを出力する初期情報出力
手段９ａと、それと同時にデータバス４から起動プログ
ラムをモニタすることで初期情報を読み出す起動プログ
ラム認識手段９ｂとにより接続有無の状態を判別する判
別手段９０を持つ。例えば、オプションメモリ７の初期
アドレスに相当する信号FFFFを出力すると、オプション
メモリ７が接続されている場合はその初期情報に相当す
る信号00000000がデータバス４を通じて認識されるが、
オプションメモリ７が未接続の場合は、データバス４の
プルアップ抵抗によってデータバス４の状態が信号FFFF
FFFFに固定されて認識し、オプションメモリ７の初期情
報は認識されず、これにより未設続と判別手段９０が判
別できる。また、この判別の結果により後述するアドレ
スデコーダ１０でメモリ６又は７の初期アドレスと同じ
初期アドレス情報を適宜変更指示する変更指示手段９ｃ
を備えている。
【００２１】１０はアドレスデコーダであり、予めメモ
リ６又は７の初期アドレスと同じ初期アドレス情報がア
ドレスデコーダ１０が持つメモリ上にマッピングされて
おり、その情報を適宜変更可能に構成された変更手段１
０ａを有する。変更手段１０ａはアドレスバス５の状態
により初期情報読出手段９のオプションメモリ７の接続
状態を判別手段９０で判別後に変更指示手段９ｃにより
各マッピングを変更するよう構成されている。そして変
更後、ＣＰＵ２のアドレス出力指示手段２ａの指示によ
りメモリ６又は７のチップイネーブル端子にチップイネ
ーブル信号を出力して前記初期アドレス情報をＣＰＵ２
へ伝達する。例えばスタンダードメモリ６のアドレスF0
00番地に対応したプログラムを読むときに、ＣＰＵ２か
らF000のアドレスをアドレスデコーダへ出力し、それに
よりスタンダードメモリ６のFOOO番地に対応したプログ
ラムをＣＰＵ２へ伝達させる。この場合、後述の初期ア
ドレスをオプションメモリ７の初期アドレスに変更した
場合には、例えばF000のアドレスがＣＰＵ２から出力さ
れ、アドレスデコーダ１０を通してオプションメモリ７
のF000番地にマッピングされ、その結果、オプションメ
モリ７のチップイネーブル端子が操作されてオプション
メモリ７のF000番地にあるＣＰＵ２に伝達される。
リ６又は７の初期アドレスと同じ初期アドレス情報がア
ドレスデコーダ１０が持つメモリ上にマッピングされて
おり、その情報を適宜変更可能に構成された変更手段１
０ａを有する。変更手段１０ａはアドレスバス５の状態
により初期情報読出手段９のオプションメモリ７の接続
状態を判別手段９０で判別後に変更指示手段９ｃにより
各マッピングを変更するよう構成されている。そして変
更後、ＣＰＵ２のアドレス出力指示手段２ａの指示によ
りメモリ６又は７のチップイネーブル端子にチップイネ
ーブル信号を出力して前記初期アドレス情報をＣＰＵ２
へ伝達する。例えばスタンダードメモリ６のアドレスF0
00番地に対応したプログラムを読むときに、ＣＰＵ２か
らF000のアドレスをアドレスデコーダへ出力し、それに
よりスタンダードメモリ６のFOOO番地に対応したプログ
ラムをＣＰＵ２へ伝達させる。この場合、後述の初期ア
ドレスをオプションメモリ７の初期アドレスに変更した
場合には、例えばF000のアドレスがＣＰＵ２から出力さ
れ、アドレスデコーダ１０を通してオプションメモリ７
のF000番地にマッピングされ、その結果、オプションメ
モリ７のチップイネーブル端子が操作されてオプション
メモリ７のF000番地にあるＣＰＵ２に伝達される。
【００２２】次に本発明の作用を図２のフローチャート
を用いて説明する。情報処理装置１にある電源その他の
外部リセットスイッチ（不図示）を作動させる(Step
1)。このスイッチの作動によりリセット回路３からＣＰ
Ｕ２へリセット信号を出力開始して、ＣＰＵ２の２値素
子の情報を初期状態に戻す(Step 2)。次にＣＰＵ２はア
ドレスバス及びデータバスをハイインピーダンスにする
(Step 3)。次に初期情報読出手段９を作動させ、初期情
報出力手段９ａがオプションメモリ７の初期アドレスを
送信して、それと同時に起動プログラム認識手段９ｂに
よりデータバス４から初期情報を読み出して(Step 4)、
その結果がハイインピーダンスかどうかをチェックする
(Step 5)。
を用いて説明する。情報処理装置１にある電源その他の
外部リセットスイッチ（不図示）を作動させる(Step
1)。このスイッチの作動によりリセット回路３からＣＰ
Ｕ２へリセット信号を出力開始して、ＣＰＵ２の２値素
子の情報を初期状態に戻す(Step 2)。次にＣＰＵ２はア
ドレスバス及びデータバスをハイインピーダンスにする
(Step 3)。次に初期情報読出手段９を作動させ、初期情
報出力手段９ａがオプションメモリ７の初期アドレスを
送信して、それと同時に起動プログラム認識手段９ｂに
よりデータバス４から初期情報を読み出して(Step 4)、
その結果がハイインピーダンスかどうかをチェックする
(Step 5)。
【００２３】この場合、オプションメモリ７が存在せず
にハイインピーダンスならば、アドレスデコーダ１０は
ＣＰＵ２からの初期アドレスが、スタンダードメモリ６
内の初期アドレスと同じになるようにアドレスデコーダ
１０のマッピングを変更する(Step 7)。そして変更が終
わると、前記リセット回路３のリセット信号を解除して
(Step 8)、前記ＣＰＵ２により起動処理を行うこととな
る(Step 9)。一方、オプションメモリ７が存在して、ハ
イインピーダンスでなければアドレスデコーダ１０のマ
ッピングをオプションメモリ７の初期アドレス部になる
ように変更して(Step 6)、以降上述と同様のSTEP 8の作
業へ移るようになる。
にハイインピーダンスならば、アドレスデコーダ１０は
ＣＰＵ２からの初期アドレスが、スタンダードメモリ６
内の初期アドレスと同じになるようにアドレスデコーダ
１０のマッピングを変更する(Step 7)。そして変更が終
わると、前記リセット回路３のリセット信号を解除して
(Step 8)、前記ＣＰＵ２により起動処理を行うこととな
る(Step 9)。一方、オプションメモリ７が存在して、ハ
イインピーダンスでなければアドレスデコーダ１０のマ
ッピングをオプションメモリ７の初期アドレス部になる
ように変更して(Step 6)、以降上述と同様のSTEP 8の作
業へ移るようになる。
【００２４】なお、上述したアドレスデコーダ１０の変
更手段は上述の構成に限定されず、例えば公知のインタ
ーリーブ、ノンインターリーブの切り換え手段を備えて
た構成でも良い。この場合、オプションメモリ７の所定
のアドレスオフセットより、初期情報読出手段９が初期
情報を読み出し、その初期情報をもとにアドレスデコー
ダ１０はＣＰＵ２のアドレス信号をインターリーブ用に
つなぎかえてアドレスバス５に出力するか、ノンインタ
ーリーブ用にそのままアドレスバス５に出力するかを決
定する。
更手段は上述の構成に限定されず、例えば公知のインタ
ーリーブ、ノンインターリーブの切り換え手段を備えて
た構成でも良い。この場合、オプションメモリ７の所定
のアドレスオフセットより、初期情報読出手段９が初期
情報を読み出し、その初期情報をもとにアドレスデコー
ダ１０はＣＰＵ２のアドレス信号をインターリーブ用に
つなぎかえてアドレスバス５に出力するか、ノンインタ
ーリーブ用にそのままアドレスバス５に出力するかを決
定する。
【００２５】本発明は上述したように単に起動方法を変
更するだけではなく次に述べるように起動用のオプショ
ンメモリ７のチェックにも用いることができる。つま
り、本発明のオプションメモリ７の実装／書き込みミス
のチェックを行うために使用することにより、実装忘れ
や書き込みミス、他機種のＲＯＭとの混在などによる工
程不良の発見の迅速化、そして前記各種ミスによって引
き起こされる暴走による回路素子やデバイスの破壊や劣
化を防止することができる。
更するだけではなく次に述べるように起動用のオプショ
ンメモリ７のチェックにも用いることができる。つま
り、本発明のオプションメモリ７の実装／書き込みミス
のチェックを行うために使用することにより、実装忘れ
や書き込みミス、他機種のＲＯＭとの混在などによる工
程不良の発見の迅速化、そして前記各種ミスによって引
き起こされる暴走による回路素子やデバイスの破壊や劣
化を防止することができる。
【００２６】かかる実施例を説明すると、初期情報読出
手段９はリセット回路３のリセット信号出力中にオプシ
ョンメモリ７より初期情報を読み出す。初期情報は例え
ば生産機種毎に決められた所定のキーワードである。読
み出された初期情報がその機種の所定のキーワードでな
い場合はリセット回路３はリセットを解除せずにリセッ
ト状態を保持し情報処理装置１の起動を中断しＣＰＵ２
の暴走を防ぎ、さらに例えば表示器１２によってその旨
を外部に知らせることができる。
手段９はリセット回路３のリセット信号出力中にオプシ
ョンメモリ７より初期情報を読み出す。初期情報は例え
ば生産機種毎に決められた所定のキーワードである。読
み出された初期情報がその機種の所定のキーワードでな
い場合はリセット回路３はリセットを解除せずにリセッ
ト状態を保持し情報処理装置１の起動を中断しＣＰＵ２
の暴走を防ぎ、さらに例えば表示器１２によってその旨
を外部に知らせることができる。
【００２７】さらに、高価な情報処理装置や信頼性の必
要なシステムなどにおいては前記キーワードのチェック
を拡張して所定のキーワードだけでなく例えばチェック
サムやＣＲＣなどを用いてオプションメモリ７の一部の
プログラム領域または全領域に渡って前記ミスをチェッ
クすることもできる。
要なシステムなどにおいては前記キーワードのチェック
を拡張して所定のキーワードだけでなく例えばチェック
サムやＣＲＣなどを用いてオプションメモリ７の一部の
プログラム領域または全領域に渡って前記ミスをチェッ
クすることもできる。
【００２８】
【発明の効果】本発明の構成にすることにより、接続状
態を判断する判別手段を配置したため、そのオプション
メモリの有無の判別結果によってアドレス出力手段がア
クセスする方向に接続されていればオプションメモリ７
へアクセス可能になり、接続されていなければスタンダ
ードメモリへアクセス可能に構成されるため、起動用の
メモリの構成等を変更するために起動用メモリ以外のス
イッチ回路や実装回路素子を一切変更しなくてすむ等の
ハードウエアの変更なしにメモリの変更だけで随時シス
テムを変更できる。この場合、ＣＰＵをリセットするリ
セット信号出力中に行うため、ＣＰＵの作動不能状態の
時に選択するメモリを決定しているためにＣＰＵ自身が
切り換え回路を有することなく通常通り起動作業を行う
のみで、効率のよいアクセスが可能となる。
態を判断する判別手段を配置したため、そのオプション
メモリの有無の判別結果によってアドレス出力手段がア
クセスする方向に接続されていればオプションメモリ７
へアクセス可能になり、接続されていなければスタンダ
ードメモリへアクセス可能に構成されるため、起動用の
メモリの構成等を変更するために起動用メモリ以外のス
イッチ回路や実装回路素子を一切変更しなくてすむ等の
ハードウエアの変更なしにメモリの変更だけで随時シス
テムを変更できる。この場合、ＣＰＵをリセットするリ
セット信号出力中に行うため、ＣＰＵの作動不能状態の
時に選択するメモリを決定しているためにＣＰＵ自身が
切り換え回路を有することなく通常通り起動作業を行う
のみで、効率のよいアクセスが可能となる。
【図１】本発明の実施例を示すブロック図
【図２】本発明の動作を示すフローチャート
１ 情報処理装置 ２ ＣＰＵ（中央制御装置） ３ リセット回路（リセット信号出力手段） ４ データバス ５ アドレスバス ６ スタンダードメモリ ７ オプションメモリ ８ 接続手段 ９ 初期情報読出手段 ９０ 判別手段 １０ アドレスデコーダ（アドレス出力手段） １１ 他のデバイス １２ 表示器
Claims (1)
- 【請求項１】第1の初期アドレス情報に対応した第1の起
動用プログラムを備えたスタンダードメモリと、前記第
1の初期アドレス情報とは異なる第2の初期アドレス情報
に対応した第2の起動用プログラムを備えて情報処理装
置に挿脱可能に構成された一又は複数のオプションメモ
リと、前記第1の初期アドレス情報により前記スタンダ
ードメモリの初期アドレスにアクセス可能なアドレス出
力手段と、該アドレス出力手段により前記第1の起動用
プログラムを誘導して読み込み、情報処理装置のシステ
ムを起動させる中央制御装置とを備えた情報処理装置の
起動装置において、前記オプションメモリが前記情報処
理装置に接続されているか否かを判別する判別手段と、
前記アドレス出力手段にアドレス情報変更手段と、前記
中央制御装置を初期状態にするためリセット信号出力手
段を設け、該リセット信号出力手段によりリセット信号
出力中に前記オプションメモリが接続されていると前記
判別手段が判断したときに、前記アドレス出力手段の前
記スタンダードメモリに相当する前記第１の初期アドレ
ス情報を、前記判別されたオプションメモリに相当する
第２の初期アドレス情報に変更して、初期状態における
前記オプションメモリの第２の起動プログラムを実行を
可能に構成したことを特徴とする情報処理装置の起動装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00741294A JP3305474B2 (ja) | 1994-01-27 | 1994-01-27 | 情報処理装置の起動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00741294A JP3305474B2 (ja) | 1994-01-27 | 1994-01-27 | 情報処理装置の起動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07210375A JPH07210375A (ja) | 1995-08-11 |
| JP3305474B2 true JP3305474B2 (ja) | 2002-07-22 |
Family
ID=11665157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00741294A Expired - Fee Related JP3305474B2 (ja) | 1994-01-27 | 1994-01-27 | 情報処理装置の起動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305474B2 (ja) |
-
1994
- 1994-01-27 JP JP00741294A patent/JP3305474B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07210375A (ja) | 1995-08-11 |
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Legal Events
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