JPH11184806A - バス制御装置 - Google Patents
バス制御装置Info
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- JPH11184806A JPH11184806A JP9348889A JP34888997A JPH11184806A JP H11184806 A JPH11184806 A JP H11184806A JP 9348889 A JP9348889 A JP 9348889A JP 34888997 A JP34888997 A JP 34888997A JP H11184806 A JPH11184806 A JP H11184806A
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- bus
- slots
- priority
- control device
- slot
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
Abstract
(57)【要約】
【課題】階層化構造を持ったバスでの転送を高速化す
る。 【解決手段】優先順位決定回路２６でアクセス頻度等に
基づいて複数のスロット２０の優先順位を決定し、この
優先順位に基づいてバスマッピング回路２４が、優先順
位の高いスロットは上位階層バス１６に接続するように
マッピングし、優先順位の低いスロットは下位階層バス
１８に接続するようにマッピングする。
る。 【解決手段】優先順位決定回路２６でアクセス頻度等に
基づいて複数のスロット２０の優先順位を決定し、この
優先順位に基づいてバスマッピング回路２４が、優先順
位の高いスロットは上位階層バス１６に接続するように
マッピングし、優先順位の低いスロットは下位階層バス
１８に接続するようにマッピングする。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション、オフィスコンピュータ等
の情報処理装置に用いられるバス制御装置に関し、特
に、バスにデバイスを接続するスロットの接続位置を最
適化するためのバス制御装置に関する。
ュータ、ワークステーション、オフィスコンピュータ等
の情報処理装置に用いられるバス制御装置に関し、特
に、バスにデバイスを接続するスロットの接続位置を最
適化するためのバス制御装置に関する。
【０００２】
【従来の技術】近年、情報処理装置では記憶装置や入出
力装置等のバスを通じてホストに接続される周辺装置と
してのデバイスの種類が増えており、バスに接続するデ
バイスは増加する一方である。しかしながら、１つのバ
スに接続可能なデバイスには電気的な制限があるため、
バスは分割され階層化されている。
力装置等のバスを通じてホストに接続される周辺装置と
してのデバイスの種類が増えており、バスに接続するデ
バイスは増加する一方である。しかしながら、１つのバ
スに接続可能なデバイスには電気的な制限があるため、
バスは分割され階層化されている。
【０００３】即ち、ホストを接続したホストバスに対
し、ホストブリッジを介して上位階層のデバイスバスを
接続し、上位階層のデバイスバスに対しバスブリッジを
介して下位階層のデバイスバスを接続することで階層バ
スを構成し、上位及び下位階層バスに設けた複数のスロ
ットに対し記憶装置や入出力装置等のデバイスを接続し
ている。
し、ホストブリッジを介して上位階層のデバイスバスを
接続し、上位階層のデバイスバスに対しバスブリッジを
介して下位階層のデバイスバスを接続することで階層バ
スを構成し、上位及び下位階層バスに設けた複数のスロ
ットに対し記憶装置や入出力装置等のデバイスを接続し
ている。
【０００４】
【発明が解決しようとする課題】このような従来の階層
バスにあっては、各階層バスに周辺装置を接続するため
のスロットの位置は固定的にマッピングされている。こ
のため下位の階層バスのスロットに接続したデバイスに
対しホストからアクセスを行う場合、上位階層バスから
バスブリッジを通って下位階層バスにアクセスが行われ
るため、処理に時間がかかる。
バスにあっては、各階層バスに周辺装置を接続するため
のスロットの位置は固定的にマッピングされている。こ
のため下位の階層バスのスロットに接続したデバイスに
対しホストからアクセスを行う場合、上位階層バスから
バスブリッジを通って下位階層バスにアクセスが行われ
るため、処理に時間がかかる。
【０００５】このため階層バスを構築した場合には、ア
クセス時間の短い上位階層バスとアクセスに時間のかか
る下位階層バスを考慮してデバイスを固定的にマッピン
グすることになる。しかし、デバイスに対するアクセス
の状況はホストで実行するアプリケーションにより様々
であり、処理によっては下位階層バスにマッピングした
デバイスにアクセスが集中し、この場合には、アクセス
に時間がかかるために全体としての処理性能が低下する
恐れがある。
クセス時間の短い上位階層バスとアクセスに時間のかか
る下位階層バスを考慮してデバイスを固定的にマッピン
グすることになる。しかし、デバイスに対するアクセス
の状況はホストで実行するアプリケーションにより様々
であり、処理によっては下位階層バスにマッピングした
デバイスにアクセスが集中し、この場合には、アクセス
に時間がかかるために全体としての処理性能が低下する
恐れがある。
【０００６】一方、階層構造をとらない通常のバスにあ
っても、バスに対するスロットの接続位置によってホス
トからのアクセスに対する電気的な特性、例えば遅延時
間が異なる。このため同じバスに接続した複数のデバイ
スについても、バス接続位置によってアクセス時間に相
違が起きる。このため電気特性が十分でない位置に接続
したデバイスにアクセスが集中すると、アクセスに時間
がかかったり、電気的な障害に起因したエラーが起きて
リカバリのためのリトライが入り、全体としての処理性
能が低下する恐れがあった。
っても、バスに対するスロットの接続位置によってホス
トからのアクセスに対する電気的な特性、例えば遅延時
間が異なる。このため同じバスに接続した複数のデバイ
スについても、バス接続位置によってアクセス時間に相
違が起きる。このため電気特性が十分でない位置に接続
したデバイスにアクセスが集中すると、アクセスに時間
がかかったり、電気的な障害に起因したエラーが起きて
リカバリのためのリトライが入り、全体としての処理性
能が低下する恐れがあった。
【０００７】本発明の目的は、階層化構造を持ったバス
での転送を高速化するためのバス制御装置を提供するこ
とを目的とする。また本発明の他の目的は、階層化構造
を持たない通常のバスでの転送を高速化するためのバス
制御装置を提供することを目的とする。
での転送を高速化するためのバス制御装置を提供するこ
とを目的とする。また本発明の他の目的は、階層化構造
を持たない通常のバスでの転送を高速化するためのバス
制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１（Ａ）は、階層バスを対象とした本発明
のバス制御装置であり、階層化構造を持ったバスでの転
送を高速化するためのバス制御装置が提供される。この
バス制御装置は、上位装置１０に対し接続された少なく
とも上位階層バス１６と下位階層バス１８を備えた階層
バス、上位装置１０からのアクセス要求を受けるデバイ
ス２２を接続するための階層バスに選択的に接続可能な
複数のスロット２０、複数のスロット２０の優先順位を
決定する優先順位決定回路２６、及び優先順位決定回路
２６で決定した優先順位に基づいて複数のスロット２０
の各々を階層バスに接続して上位装置１０からのアクセ
ス要求に対する処理を行わせるバスマッピング回路２４
を備える。
図である。図１（Ａ）は、階層バスを対象とした本発明
のバス制御装置であり、階層化構造を持ったバスでの転
送を高速化するためのバス制御装置が提供される。この
バス制御装置は、上位装置１０に対し接続された少なく
とも上位階層バス１６と下位階層バス１８を備えた階層
バス、上位装置１０からのアクセス要求を受けるデバイ
ス２２を接続するための階層バスに選択的に接続可能な
複数のスロット２０、複数のスロット２０の優先順位を
決定する優先順位決定回路２６、及び優先順位決定回路
２６で決定した優先順位に基づいて複数のスロット２０
の各々を階層バスに接続して上位装置１０からのアクセ
ス要求に対する処理を行わせるバスマッピング回路２４
を備える。
【０００９】ここで優先順位決定回路２６は、複数のス
ロット２０に接続しているデバイス２２に対する上位装
置１０のアクセス頻度に基づいて優先順位を決定する。
即ち、バスマッピング回路２４は、一定期間毎に複数の
スロット２０に接続したデバイ２２に致する上位装置１
０のアクセス回数を係数するアクセスカウンタ２８を備
え、優先順位決定回路２６は、アクセスカウンタ２８で
一定期間毎に計数した複数のスロット２０に接続したデ
バイス２２に対する上位装置１０のアクセス回数の多い
順にスロット２０の優先順位を設定する。
ロット２０に接続しているデバイス２２に対する上位装
置１０のアクセス頻度に基づいて優先順位を決定する。
即ち、バスマッピング回路２４は、一定期間毎に複数の
スロット２０に接続したデバイ２２に致する上位装置１
０のアクセス回数を係数するアクセスカウンタ２８を備
え、優先順位決定回路２６は、アクセスカウンタ２８で
一定期間毎に計数した複数のスロット２０に接続したデ
バイス２２に対する上位装置１０のアクセス回数の多い
順にスロット２０の優先順位を設定する。
【００１０】また優先順位決定回路２６は、電源投入に
より最初に装置の使用を開始したときは、複数のスロッ
ト２０に予め定めた優先順位を設定し、使用中は、アク
セスカウンタ２８により一定期間毎に計数した複数のス
ロット２０に接続したデバイス２２に対する上位装置１
０のアクセス回数の多い順にスロットの優先順位を設定
する。
より最初に装置の使用を開始したときは、複数のスロッ
ト２０に予め定めた優先順位を設定し、使用中は、アク
セスカウンタ２８により一定期間毎に計数した複数のス
ロット２０に接続したデバイス２２に対する上位装置１
０のアクセス回数の多い順にスロットの優先順位を設定
する。
【００１１】更に、優先順位決定回路２６は、電源遮断
時に優先順位決定回路２６で設定している複数のスロッ
ト２０の優先順位を不揮発メモリ２５に記憶し、次の電
源投入による使用開始時には不揮発メモリ２５に記憶し
た優先順位を読み出して初期設定する。優先順位決定回
路２６は、複数のスロット２０の内、デバイス２２が接
続されていない未使用のスロットを判別した場合、この
未使用スロットに最も低い優先順位を設定する。
時に優先順位決定回路２６で設定している複数のスロッ
ト２０の優先順位を不揮発メモリ２５に記憶し、次の電
源投入による使用開始時には不揮発メモリ２５に記憶し
た優先順位を読み出して初期設定する。優先順位決定回
路２６は、複数のスロット２０の内、デバイス２２が接
続されていない未使用のスロットを判別した場合、この
未使用スロットに最も低い優先順位を設定する。
【００１２】バスマッピング回路２４は、優先順位の高
いスロットは上位階層バス１６に接続するようにマッピ
ングし、優先順位の低いスロットは下位階層バス１８に
接続するようにマッピングする。このような本発明のバ
ス制御装置によれば、上位階層バス１６にアクセスされ
ないスロットやアクセス回数が少ないスロットがあり、
下位階層バス１８に頻繁にアクセスされるスロットがあ
る場合、アクセス回数の多い下位階層バスのスロットを
上位階層バスのスロットとしてバス接続をマッピングし
直すため、バスブリッジ１８を経由したアクセスがなく
なってアクセス経路が短くなり、バスアクセスの高速化
が可能となる。
いスロットは上位階層バス１６に接続するようにマッピ
ングし、優先順位の低いスロットは下位階層バス１８に
接続するようにマッピングする。このような本発明のバ
ス制御装置によれば、上位階層バス１６にアクセスされ
ないスロットやアクセス回数が少ないスロットがあり、
下位階層バス１８に頻繁にアクセスされるスロットがあ
る場合、アクセス回数の多い下位階層バスのスロットを
上位階層バスのスロットとしてバス接続をマッピングし
直すため、バスブリッジ１８を経由したアクセスがなく
なってアクセス経路が短くなり、バスアクセスの高速化
が可能となる。
【００１３】図１（Ｂ）は、同一バスのスロット接続位
置を優先順位に基づいてマッピングする場合の原理説明
図である。このバス制御装置は、上位装置１０に対し接
続されたバス１６、上位装置１０からの入出力要求を受
けるデバイスを接続するためのバス１６に選択的に接続
可能な複数のスロット２０、バス１６に設けられ上位装
置１０との電気的な特性が優れた順に優先順位を設定し
た複数のスロットを接続するための複数のスロット接続
位置５０−１〜５０−４、複数のスロット５０−１〜５
０−４の優先順位を決定する優先順位決定回路４８、優
先順位決定回路４８で決定した優先順位に基づいて複数
のスロット２０の各々をバス１６のスロット接続位置に
接続して上位装置１０からのアクセス要求に対する処理
を行わせるバスマッピング回路４６を備える。
置を優先順位に基づいてマッピングする場合の原理説明
図である。このバス制御装置は、上位装置１０に対し接
続されたバス１６、上位装置１０からの入出力要求を受
けるデバイスを接続するためのバス１６に選択的に接続
可能な複数のスロット２０、バス１６に設けられ上位装
置１０との電気的な特性が優れた順に優先順位を設定し
た複数のスロットを接続するための複数のスロット接続
位置５０−１〜５０−４、複数のスロット５０−１〜５
０−４の優先順位を決定する優先順位決定回路４８、優
先順位決定回路４８で決定した優先順位に基づいて複数
のスロット２０の各々をバス１６のスロット接続位置に
接続して上位装置１０からのアクセス要求に対する処理
を行わせるバスマッピング回路４６を備える。
【００１４】この場合の優先順位決定回路４８の詳細
は、図１（Ａ）の階層バスの場合と同じであり、アクセ
スカウンタ５２と不揮発メモリ２５を設けている。バス
マッピング回路２４は、優先順位の高いスロットを優先
順位の高いスロット接続位置に接続し、優先順位の低い
スロットを優先順位の低いスロット接続位置に接続する
ようにマッピングする。
は、図１（Ａ）の階層バスの場合と同じであり、アクセ
スカウンタ５２と不揮発メモリ２５を設けている。バス
マッピング回路２４は、優先順位の高いスロットを優先
順位の高いスロット接続位置に接続し、優先順位の低い
スロットを優先順位の低いスロット接続位置に接続する
ようにマッピングする。
【００１５】この本発明のバス制御装置によれば、バス
１６の電気的特性が相対的に低いバス接続位置にアクセ
ス回数の多いスロットがある場合、アクセス回数の多い
スロットをバス１６の電気的特性の優れたバス上のスロ
ット接続位置にマッピングし直すため、電気特性が向上
して例えば遅延時間が短くなり、バスアクセスの高速化
が可能となる。
１６の電気的特性が相対的に低いバス接続位置にアクセ
ス回数の多いスロットがある場合、アクセス回数の多い
スロットをバス１６の電気的特性の優れたバス上のスロ
ット接続位置にマッピングし直すため、電気特性が向上
して例えば遅延時間が短くなり、バスアクセスの高速化
が可能となる。
【００１６】
【発明の実施の形態】図２は階層バスを対象とした本発
明のバス制御装置の実施形態の回路ブロック図である。
図２において、ホストコンピュータ１０はホストバス１
２を有し、ホストバス１２に対しホストブリッジ１４を
介して、本発明が対象とする階層バスの内の上位階層バ
ス１６を接続している。この上位階層バス１６に対して
は、バスブリッジ１４を介して下位階層バス１８が接続
されている。
明のバス制御装置の実施形態の回路ブロック図である。
図２において、ホストコンピュータ１０はホストバス１
２を有し、ホストバス１２に対しホストブリッジ１４を
介して、本発明が対象とする階層バスの内の上位階層バ
ス１６を接続している。この上位階層バス１６に対して
は、バスブリッジ１４を介して下位階層バス１８が接続
されている。
【００１７】この実施形態にあっては、上位階層バス１
６と下位階層バス１８のそれぞれに例えば２つのスロッ
トを設けることができる。このため、上位階層バス１６
及び下位階層バス１８に接続可能なスロットとして、こ
の実施形態にあってはスロット２０−１，２０−２，２
０−３，２０−４を設けており、それぞれにデバイス回
路２２−１，２２−２，２２−３，２２−４が接続され
ている。
６と下位階層バス１８のそれぞれに例えば２つのスロッ
トを設けることができる。このため、上位階層バス１６
及び下位階層バス１８に接続可能なスロットとして、こ
の実施形態にあってはスロット２０−１，２０−２，２
０−３，２０−４を設けており、それぞれにデバイス回
路２２−１，２２−２，２２−３，２２−４が接続され
ている。
【００１８】デバイス回路２２−１〜２２−４は、ハー
ドディスクドライブ、光ディスクドライブ、フロッピデ
ィスクドライブ等の記憶装置や、キーボード、プリン
タ、通信モデム等の適宜の入出力装置である。スロット
２０−１，２０−２は、バスマッピング回路２４−１を
介して上位階層バス１６下位階層バス１８のいずれか一
方に接続することができる。同様にスロット２２−３，
２２−４はバスマッピング回路２４−２を介して上位階
層バス１６または下位階層バス１８のいずれか一方に接
続することができる。
ドディスクドライブ、光ディスクドライブ、フロッピデ
ィスクドライブ等の記憶装置や、キーボード、プリン
タ、通信モデム等の適宜の入出力装置である。スロット
２０−１，２０−２は、バスマッピング回路２４−１を
介して上位階層バス１６下位階層バス１８のいずれか一
方に接続することができる。同様にスロット２２−３，
２２−４はバスマッピング回路２４−２を介して上位階
層バス１６または下位階層バス１８のいずれか一方に接
続することができる。
【００１９】バスマッピング回路２４−１は、スロット
２０−１，２０−２を上位階層バス１６に接続するため
の分岐バス３６−１，４０−１を備え、また下位階層バ
ス１８に接続するための分岐バス３６−２，４０−２を
備える。またバスマッピング回路２４−２は、スロット
２０−３，２０−４を上位階層バス１６に接続するため
の分岐バス４２−１，４４−１と下位階層バス１８に接
続するための分岐バス４２−２，４４−２を備える。
２０−１，２０−２を上位階層バス１６に接続するため
の分岐バス３６−１，４０−１を備え、また下位階層バ
ス１８に接続するための分岐バス３６−２，４０−２を
備える。またバスマッピング回路２４−２は、スロット
２０−３，２０−４を上位階層バス１６に接続するため
の分岐バス４２−１，４４−１と下位階層バス１８に接
続するための分岐バス４２−２，４４−２を備える。
【００２０】バスマッピング回路２４−１，２４−２
は、優先順位決定回路２６により制御される。優先順位
決定回路２６は、スロット２０−１〜２０−４を上位階
層バス１６に接続するか下位階層バス１８に接続するか
を判断するための優先順位を決定している。優先順位決
定回路２６による優先順位決定のためのアルゴリズム
は、例えばスロット２０−１〜２０−４に接続している
デバイス回路２２−１〜２２−４に対するホストコンピ
ュータ１０からのアクセス回数を一定期間に亘り計数
し、アクセス回数が予め定めた閾値以上のとき高い優先
順位を設定し、アクセス回数が所定の閾値未満であれば
低い優先順位を設定する。
は、優先順位決定回路２６により制御される。優先順位
決定回路２６は、スロット２０−１〜２０−４を上位階
層バス１６に接続するか下位階層バス１８に接続するか
を判断するための優先順位を決定している。優先順位決
定回路２６による優先順位決定のためのアルゴリズム
は、例えばスロット２０−１〜２０−４に接続している
デバイス回路２２−１〜２２−４に対するホストコンピ
ュータ１０からのアクセス回数を一定期間に亘り計数
し、アクセス回数が予め定めた閾値以上のとき高い優先
順位を設定し、アクセス回数が所定の閾値未満であれば
低い優先順位を設定する。
【００２１】優先順位決定回路２６で設定されたスロッ
ト２０−１〜２０−４の優先順位はバスマッピング回路
２４−１，２４−２に通知され、決定された優先順位に
従った上位階層バス１６と下位階層バス１８に対する接
続のマッピングが行われる。具体的には、バスマッピン
グ回路２４−１，２４−２からスロット２０−１〜２０
−４に対応して、アクセス回数が閾値以上か未満かを示
すアビトレーション信号Ｅ１１，Ｅ２１，Ｅ３１，Ｅ４
１を優先順位決定回路２６に出力している。
ト２０−１〜２０−４の優先順位はバスマッピング回路
２４−１，２４−２に通知され、決定された優先順位に
従った上位階層バス１６と下位階層バス１８に対する接
続のマッピングが行われる。具体的には、バスマッピン
グ回路２４−１，２４−２からスロット２０−１〜２０
−４に対応して、アクセス回数が閾値以上か未満かを示
すアビトレーション信号Ｅ１１，Ｅ２１，Ｅ３１，Ｅ４
１を優先順位決定回路２６に出力している。
【００２２】即ち、アビトレーション信号Ｅ１１〜Ｅ４
１は、後の説明で明らかにするように、バスマッピング
回路２４−１，２４−２に設けているアクセスカウンタ
による一定期間のアクセス回数が、閾値以上のとき論理
レベルで「１」となり、閾値未満のとき論理レベル
「０」となっている。このため優先順位決定回路２６
は、スロット２０−１〜２０−４のアクセス回数を表す
バスアビトレーション信号Ｅ１１〜Ｅ４１を入力し、ア
クセス回数の高いスロットを上位階層バス１６に接続
し、アクセス回数の低いスロットを下位階層バス１８に
接続するようにバスマッピングを行うバスマッピング信
号Ｅ１２，Ｅ２２，Ｅ３２及びＥ４２をバスマッピング
回路２４−１，２４−２に出力し、スロット２０−１〜
２０−４の上位階層バス１６と下位階層バス１８に対す
る接続状態を作り出す。
１は、後の説明で明らかにするように、バスマッピング
回路２４−１，２４−２に設けているアクセスカウンタ
による一定期間のアクセス回数が、閾値以上のとき論理
レベルで「１」となり、閾値未満のとき論理レベル
「０」となっている。このため優先順位決定回路２６
は、スロット２０−１〜２０−４のアクセス回数を表す
バスアビトレーション信号Ｅ１１〜Ｅ４１を入力し、ア
クセス回数の高いスロットを上位階層バス１６に接続
し、アクセス回数の低いスロットを下位階層バス１８に
接続するようにバスマッピングを行うバスマッピング信
号Ｅ１２，Ｅ２２，Ｅ３２及びＥ４２をバスマッピング
回路２４−１，２４−２に出力し、スロット２０−１〜
２０−４の上位階層バス１６と下位階層バス１８に対す
る接続状態を作り出す。
【００２３】図３は図２のスロット２０−１，２０−２
側のバスマッピング回路２４−１の回路ブロック図であ
る。バスマッピング回路２４−１にはアクセスカウンタ
２８、マルチプレクサ３０，３２が設けられている。ア
クセスカウンタ２８にはスロット２０−１，２０−２に
対するスロット接続バス３４，３８が接続され、ホスト
コンピュータ１０からのスロット２０−１，２０−２に
接続しているデバイス回路２２−１，２２−２に対する
アクセス回数を一定期間ごとに計数している。
側のバスマッピング回路２４−１の回路ブロック図であ
る。バスマッピング回路２４−１にはアクセスカウンタ
２８、マルチプレクサ３０，３２が設けられている。ア
クセスカウンタ２８にはスロット２０−１，２０−２に
対するスロット接続バス３４，３８が接続され、ホスト
コンピュータ１０からのスロット２０−１，２０−２に
接続しているデバイス回路２２−１，２２−２に対する
アクセス回数を一定期間ごとに計数している。
【００２４】そしてアクセスカウンタ２８は、一定期間
が終了したタイミングでスロット２０−１，２０−２に
ついて計数したアクセス回数を予め定めた閾値と比較
し、閾値以上であれば優先順位決定回路２６に対するア
ビトレーション信号Ｅ１１，Ｅ２１を「１」とし、閾値
未満であればアビトレーション信号Ｅ１１，Ｅ２１を
「０」とする。
が終了したタイミングでスロット２０−１，２０−２に
ついて計数したアクセス回数を予め定めた閾値と比較
し、閾値以上であれば優先順位決定回路２６に対するア
ビトレーション信号Ｅ１１，Ｅ２１を「１」とし、閾値
未満であればアビトレーション信号Ｅ１１，Ｅ２１を
「０」とする。
【００２５】マルチプレクサ３０は、スロット２０−１
からのスロット接続バス３４を上位階層バス１６に対す
る分岐バス３６−１または下位階層バス１８に対する分
岐バス３６−２に切替接続する。即ち、優先順位決定回
路２６からのバスマッピング信号Ｅ１２が「１」のとき
マルチプレクサ３０はスロット２０−１からのスロット
接続バス３４を上位階層バス１６に対する分岐バス３６
−１に接続し、バスマッピング信号Ｅ１２が「０」のと
きスロット２０−１からのスロット接続バス３４を下位
階層バス１８に対する分岐バス３６−２に接続する。
からのスロット接続バス３４を上位階層バス１６に対す
る分岐バス３６−１または下位階層バス１８に対する分
岐バス３６−２に切替接続する。即ち、優先順位決定回
路２６からのバスマッピング信号Ｅ１２が「１」のとき
マルチプレクサ３０はスロット２０−１からのスロット
接続バス３４を上位階層バス１６に対する分岐バス３６
−１に接続し、バスマッピング信号Ｅ１２が「０」のと
きスロット２０−１からのスロット接続バス３４を下位
階層バス１８に対する分岐バス３６−２に接続する。
【００２６】マルチプレクサ３２は、優先順位決定回路
２６からのバスマッピング信号Ｅ２２が「１」のときス
ロット２０−２のスロット接続バス３８を上位階層バス
１６の分岐バス４０−１に切替接続し、バスマッピング
信号Ｅ２２が「０」のときスロット２０−２のスロット
接続バス３８を下位階層バス１８の分岐バス４０−２に
切替接続する。
２６からのバスマッピング信号Ｅ２２が「１」のときス
ロット２０−２のスロット接続バス３８を上位階層バス
１６の分岐バス４０−１に切替接続し、バスマッピング
信号Ｅ２２が「０」のときスロット２０−２のスロット
接続バス３８を下位階層バス１８の分岐バス４０−２に
切替接続する。
【００２７】図４は図２の優先順位決定回路２６におけ
るバスマッピング回路２４−１，２４−２から入力する
スロット２０−１〜２０−４のアクセス回数を表すアビ
トレーション信号Ｅ１１〜Ｅ４１と、バスマッピング回
路２４−１，２４−２に出力するバスマッピング信号Ｅ
２１〜Ｅ２４の入出力関係の論理表である。図４におい
て、アクセス回数が閾値以上で「１」、閾値未満で
「０」となるアビトレーション信号Ｅ１１〜Ｅ１４から
なる４ビット入力情報について、モード番号０〜１５の
１６モードが割り当てられている。モード番号１はアビ
トレーション信号Ｅ１１〜Ｅ１４が「００００」となる
全スロットのアクセス回数が閾値未満の場合であり、こ
れは装置に電源を投入して最初に使用を開始した初期状
態である。
るバスマッピング回路２４−１，２４−２から入力する
スロット２０−１〜２０−４のアクセス回数を表すアビ
トレーション信号Ｅ１１〜Ｅ４１と、バスマッピング回
路２４−１，２４−２に出力するバスマッピング信号Ｅ
２１〜Ｅ２４の入出力関係の論理表である。図４におい
て、アクセス回数が閾値以上で「１」、閾値未満で
「０」となるアビトレーション信号Ｅ１１〜Ｅ１４から
なる４ビット入力情報について、モード番号０〜１５の
１６モードが割り当てられている。モード番号１はアビ
トレーション信号Ｅ１１〜Ｅ１４が「００００」となる
全スロットのアクセス回数が閾値未満の場合であり、こ
れは装置に電源を投入して最初に使用を開始した初期状
態である。
【００２８】この初期状態となるモード番号１にあって
は、バスマッピング信号Ｅ２１〜Ｅ２４は「１１００」
となっており、これがデフォルトのバスマッピング信号
であり、スロット接続の初期関係を決めている。即ち、
図２のスロット２０−１，２０−２をバスマッピング回
路２４−１により上位階層バス１６に接続し、スロット
２０−３，２０−４をバスマッピング回路２４−２によ
り下位階層バス１８に接続している。
は、バスマッピング信号Ｅ２１〜Ｅ２４は「１１００」
となっており、これがデフォルトのバスマッピング信号
であり、スロット接続の初期関係を決めている。即ち、
図２のスロット２０−１，２０−２をバスマッピング回
路２４−１により上位階層バス１６に接続し、スロット
２０−３，２０−４をバスマッピング回路２４−２によ
り下位階層バス１８に接続している。
【００２９】このような初期状態におけるバスマッピン
グ信号Ｅ２１〜Ｅ２４のデフォルト「１１００」に従っ
たスロット２０−１〜２０−４の接続状態で装置の使用
を開始すると、スロット２０−１〜２０−４に接続して
いるデバイス回路２２−１〜２２−４に対するホストコ
ンピュータ１０からのアクセスの状態により、一定期間
経過したとき、例えばモード番号１のようにスロット２
０−４のアクセス回数が閾値以上となることで、アビト
レーション信号Ｅ１４が「１」となり、アビトレーショ
ン信号Ｅ１１〜Ｅ４は「０００１」に変化する。
グ信号Ｅ２１〜Ｅ２４のデフォルト「１１００」に従っ
たスロット２０−１〜２０−４の接続状態で装置の使用
を開始すると、スロット２０−１〜２０−４に接続して
いるデバイス回路２２−１〜２２−４に対するホストコ
ンピュータ１０からのアクセスの状態により、一定期間
経過したとき、例えばモード番号１のようにスロット２
０−４のアクセス回数が閾値以上となることで、アビト
レーション信号Ｅ１４が「１」となり、アビトレーショ
ン信号Ｅ１１〜Ｅ４は「０００１」に変化する。
【００３０】このためビトレーション信号Ｅ１１〜Ｅ４
＝「０００１」を入力した優先順位決定回路２６は、図
４の論理表に従ってバスマッピング回路２４−１，２４
−２に出力するバスマッピング信号Ｅ２１〜Ｅ２４を
「１００１」とする。即ち、それまで下位階層バス１８
に接続されていたスロット２０−４のアクセス回数が閾
値を超えたことから、スロット２０−４を上位階層バス
１６に接続するようにバスマッピングする。
＝「０００１」を入力した優先順位決定回路２６は、図
４の論理表に従ってバスマッピング回路２４−１，２４
−２に出力するバスマッピング信号Ｅ２１〜Ｅ２４を
「１００１」とする。即ち、それまで下位階層バス１８
に接続されていたスロット２０−４のアクセス回数が閾
値を超えたことから、スロット２０−４を上位階層バス
１６に接続するようにバスマッピングする。
【００３１】同時に、それまで上位階層バス１６に接続
されていたスロット２０−２を下位階層バス１８に切り
替えるようにバスマッピングする。以下同様に、一定の
期間ごとにスロット２０−１〜２０−４について計数し
たアクセス回数に基づくモード番号０〜１５のいずれか
のアビトレーション信号Ｅ１１〜Ｅ１４の４ビット情報
に対応したバスマッピング信号Ｅ２１〜Ｅ２４の４ビッ
ト情報の出力が行われ、常にアクセス回数の高いスロッ
トを上位階層バス１６側に接続し、アクセス回数の少な
いスロットを下位階層バス１８側に接続するバスマッピ
ングがダイナミックに行われる。
されていたスロット２０−２を下位階層バス１８に切り
替えるようにバスマッピングする。以下同様に、一定の
期間ごとにスロット２０−１〜２０−４について計数し
たアクセス回数に基づくモード番号０〜１５のいずれか
のアビトレーション信号Ｅ１１〜Ｅ１４の４ビット情報
に対応したバスマッピング信号Ｅ２１〜Ｅ２４の４ビッ
ト情報の出力が行われ、常にアクセス回数の高いスロッ
トを上位階層バス１６側に接続し、アクセス回数の少な
いスロットを下位階層バス１８側に接続するバスマッピ
ングがダイナミックに行われる。
【００３２】また図２の実施形態にあっては、スロット
２０−１〜２０−４の全てにデバイス回路２２−１〜２
２−４が接続されているが、もしデバイス回路が接続さ
れていない未使用のスロットがあった場合には、そのス
ロットからのアビトレーション信号は常に「０」に固定
され、且つバスマッピング回路２４−１，２４−２にあ
っては、最も低い優先順位に対応したバス側、即ち常に
下位階層バス１８側に接続するように固定的なバスマッ
ピングを行うことになる。
２０−１〜２０−４の全てにデバイス回路２２−１〜２
２−４が接続されているが、もしデバイス回路が接続さ
れていない未使用のスロットがあった場合には、そのス
ロットからのアビトレーション信号は常に「０」に固定
され、且つバスマッピング回路２４−１，２４−２にあ
っては、最も低い優先順位に対応したバス側、即ち常に
下位階層バス１８側に接続するように固定的なバスマッ
ピングを行うことになる。
【００３３】また優先順位決定回路２６には図２のよう
に不揮発性メモリ２５が設けられており、装置の電源を
遮断するログオフの処理動作の際に、そのときのバスマ
ッピング信号Ｅ２１〜Ｅ２４の４ビット情報を不揮発性
メモリ２５に記憶し、電源が遮断されてもバスマッピン
グ情報を保持させる。そして次に装置の電源投入を行っ
た際に、不揮発性メモリ２５に記憶保持した電源遮断時
のバスマッピング信号を読み出して、バスマッピング回
路２４−１，２４−２によるバスマッピングの初期化処
理を行う。
に不揮発性メモリ２５が設けられており、装置の電源を
遮断するログオフの処理動作の際に、そのときのバスマ
ッピング信号Ｅ２１〜Ｅ２４の４ビット情報を不揮発性
メモリ２５に記憶し、電源が遮断されてもバスマッピン
グ情報を保持させる。そして次に装置の電源投入を行っ
た際に、不揮発性メモリ２５に記憶保持した電源遮断時
のバスマッピング信号を読み出して、バスマッピング回
路２４−１，２４−２によるバスマッピングの初期化処
理を行う。
【００３４】これによって、装置の運用中における電源
投入時にも前回の電源遮断時までのアクセス回数に従っ
た優先順位が引き継がれ、より適切なスロットの階層バ
スに対する接続切替えを提供できる。図５は図２の階層
バスに対するバスマッピング制御のフローチャートであ
る。まずステップＳ１で不揮発性メモリ２５に対するバ
スマッピング情報の保存の有無をチェックし、保存がな
ければ最初の使用であることから、ステップＳ２でテォ
ルトのバスマッピング、即ち図４のモード番号０に示し
たバスマッピング信号Ｅ２１〜Ｅ２４＝「１１００」に
従ったスロット２０−１〜２０−４のバスマッピングを
行う。
投入時にも前回の電源遮断時までのアクセス回数に従っ
た優先順位が引き継がれ、より適切なスロットの階層バ
スに対する接続切替えを提供できる。図５は図２の階層
バスに対するバスマッピング制御のフローチャートであ
る。まずステップＳ１で不揮発性メモリ２５に対するバ
スマッピング情報の保存の有無をチェックし、保存がな
ければ最初の使用であることから、ステップＳ２でテォ
ルトのバスマッピング、即ち図４のモード番号０に示し
たバスマッピング信号Ｅ２１〜Ｅ２４＝「１１００」に
従ったスロット２０−１〜２０−４のバスマッピングを
行う。
【００３５】もし不揮発メモリ２５にバスマッピング情
報の保存があれば、ステップＳ３で、保存したバスマッ
ピング情報によるバスマッピングを行う。次にステップ
Ｓ４で全スロット２０−１〜２０−４のアクセス回数の
計測を開始し、ステップＳ５で一定期間の経過を判断す
ると、ステップＳ６に進んでスロットごとのアクセス回
数を判定してバスマッピングを変更する。
報の保存があれば、ステップＳ３で、保存したバスマッ
ピング情報によるバスマッピングを行う。次にステップ
Ｓ４で全スロット２０−１〜２０−４のアクセス回数の
計測を開始し、ステップＳ５で一定期間の経過を判断す
ると、ステップＳ６に進んでスロットごとのアクセス回
数を判定してバスマッピングを変更する。
【００３６】例えば、アクセス回数を予め定めた閾値と
比較し、閾値以上であれば図４に示したように優先順位
決定回路２６に対するバスアビトレーション信号を
「１」とし、閾値未満であればバスアビトレーション信
号を「０」とし、このバスアビトレーション信号に基づ
いた図４の論理表に従ったバスマッピング信号Ｅ２１〜
Ｅ２４の出力でスロット２０−１〜２０−４のバスマッ
ピングを変更する。
比較し、閾値以上であれば図４に示したように優先順位
決定回路２６に対するバスアビトレーション信号を
「１」とし、閾値未満であればバスアビトレーション信
号を「０」とし、このバスアビトレーション信号に基づ
いた図４の論理表に従ったバスマッピング信号Ｅ２１〜
Ｅ２４の出力でスロット２０−１〜２０−４のバスマッ
ピングを変更する。
【００３７】バスマッピングを終了すると、ステップＳ
７でアクセス回数をクリアし、ステップＳ８で終了指示
がなければ再びステップＳ４に戻り、次の一定期間にお
ける全スロットのアクセス回数の計測を行う。また、装
置の使用中に電源遮断のためのログオフ操作に基づく終
了指示がステップ８で判別されると、ステップＳ９に進
み、現在のバスマッピング情報を不揮発性メモリ２５に
保存して一連の処理を終了する。この不揮発性メモリ２
５に記憶したバスマッピング情報は、次の電源投入に伴
う初期化時のステップＳ１，Ｓ３の処理で読み出され
て、再度バスマッピングの初期設定に利用される。
７でアクセス回数をクリアし、ステップＳ８で終了指示
がなければ再びステップＳ４に戻り、次の一定期間にお
ける全スロットのアクセス回数の計測を行う。また、装
置の使用中に電源遮断のためのログオフ操作に基づく終
了指示がステップ８で判別されると、ステップＳ９に進
み、現在のバスマッピング情報を不揮発性メモリ２５に
保存して一連の処理を終了する。この不揮発性メモリ２
５に記憶したバスマッピング情報は、次の電源投入に伴
う初期化時のステップＳ１，Ｓ３の処理で読み出され
て、再度バスマッピングの初期設定に利用される。
【００３８】図６は本発明のバス制御装置の他の実施形
態であり、この実施形態にあっては、同一バス上の複数
のスロット接続位置を各スロットの優先順位に基づいて
切替接続するバスマッピングを行うようにしたことを特
徴とする。図６において、ホストコンピュータ１０のホ
ストバス１２に対しホストブリッジ１４を介して接続さ
れたバス１６は、例えばスロット接続位置５０−１，５
０−２，５０−３，５０−４を備え、この実施形態にあ
っては、バスマッピング回路４６を介して４つのスロッ
ト２０−１〜２０−４を選択的に接続できるようにして
いる。スロット２０−１〜２０−４のそれぞれにはデバ
イス回路２２−１〜２２−４が接続されている。
態であり、この実施形態にあっては、同一バス上の複数
のスロット接続位置を各スロットの優先順位に基づいて
切替接続するバスマッピングを行うようにしたことを特
徴とする。図６において、ホストコンピュータ１０のホ
ストバス１２に対しホストブリッジ１４を介して接続さ
れたバス１６は、例えばスロット接続位置５０−１，５
０−２，５０−３，５０−４を備え、この実施形態にあ
っては、バスマッピング回路４６を介して４つのスロッ
ト２０−１〜２０−４を選択的に接続できるようにして
いる。スロット２０−１〜２０−４のそれぞれにはデバ
イス回路２２−１〜２２−４が接続されている。
【００３９】バスマッピング回路４６に対しては不揮発
メモリ２５を備えた優先順位決定回路４８が設けられ、
バスマッピング回路４６でスロット２０−１〜２０−４
ごとに計数したアクセス回数の閾値との比較結果に基づ
くアビトレーション信号Ｅ１１〜Ｅ１４を入力し、予め
定めた論理表に従ったバスマッピング信号Ｅ１３〜Ｅ４
３を出力するようにしている。
メモリ２５を備えた優先順位決定回路４８が設けられ、
バスマッピング回路４６でスロット２０−１〜２０−４
ごとに計数したアクセス回数の閾値との比較結果に基づ
くアビトレーション信号Ｅ１１〜Ｅ１４を入力し、予め
定めた論理表に従ったバスマッピング信号Ｅ１３〜Ｅ４
３を出力するようにしている。
【００４０】図７は図６のバスマッピング回路４６の回
路ブロック図である。バスマッピング回路４６には、ア
クセスカウンタ５２と４つのマルチプレクサ５４−１〜
５４−４が設けられる。アクセスカウンタ５２はスロッ
ト２０−１〜２０−４のバスを接続し、ホストコンピュ
ータ１０からのアクセス回数を一定期間ごとに計数し、
閾値以上となったときにバスアビトレーション信号Ｅ１
１〜Ｅ４１を「１」とし、閾値未満のときバスアビトレ
ーション信号Ｅ１１〜Ｅ４１を「０」とする。
路ブロック図である。バスマッピング回路４６には、ア
クセスカウンタ５２と４つのマルチプレクサ５４−１〜
５４−４が設けられる。アクセスカウンタ５２はスロッ
ト２０−１〜２０−４のバスを接続し、ホストコンピュ
ータ１０からのアクセス回数を一定期間ごとに計数し、
閾値以上となったときにバスアビトレーション信号Ｅ１
１〜Ｅ４１を「１」とし、閾値未満のときバスアビトレ
ーション信号Ｅ１１〜Ｅ４１を「０」とする。
【００４１】マルチプレクサ５４−１〜５４−４は、ス
ロット２０−１〜２０−４に対応して設けられ、スロッ
ト２０−１〜２０−４のバスをそれぞれ接続すると共
に、バス１６のスロット接続位置５０−１〜５０−４を
それぞれ接続しており、スロット２０−１〜２０−４に
対し４つのスロット接続位置５４−１〜５４−４のいず
れか１つを選択的に接続するようにしている。
ロット２０−１〜２０−４に対応して設けられ、スロッ
ト２０−１〜２０−４のバスをそれぞれ接続すると共
に、バス１６のスロット接続位置５０−１〜５０−４を
それぞれ接続しており、スロット２０−１〜２０−４に
対し４つのスロット接続位置５４−１〜５４−４のいず
れか１つを選択的に接続するようにしている。
【００４２】このため、マルチプレクサ５４−１〜５４
−４に対しては優先順位決定回路４８からバスマッピン
グ信号Ｅ１３〜Ｅ４３が与えられている。このバスマッ
ピング信号Ｅ１３〜Ｅ４３は、スロット２０−１〜２０
−４側に対しバス１６側の４つのスロット接続位置５０
−１〜５０−４に対する接続を切り替えることから、２
ビットの信号となる。
−４に対しては優先順位決定回路４８からバスマッピン
グ信号Ｅ１３〜Ｅ４３が与えられている。このバスマッ
ピング信号Ｅ１３〜Ｅ４３は、スロット２０−１〜２０
−４側に対しバス１６側の４つのスロット接続位置５０
−１〜５０−４に対する接続を切り替えることから、２
ビットの信号となる。
【００４３】即ち、バスマッピング信号Ｅ１３〜Ｅ４３
のそれぞれは、「００」で優先順位の最も高いスロット
接続位置５０−１を選択し、「０１」で次に先順位の高
いスロット接続位置５０−２を選択し、「１０」で３番
目に優先順位の高いスロット接続位置５０−３を選択
し、更に「１１」で優先順位の最も低いスロット接続位
置５０−４を選択する。
のそれぞれは、「００」で優先順位の最も高いスロット
接続位置５０−１を選択し、「０１」で次に先順位の高
いスロット接続位置５０−２を選択し、「１０」で３番
目に優先順位の高いスロット接続位置５０−３を選択
し、更に「１１」で優先順位の最も低いスロット接続位
置５０−４を選択する。
【００４４】図８は図６の優先順位決定回路４８で使用
される論理表である。この論理表は、図７のバスマッピ
ング回路４６に設けたアクセスカウンタ５２からのバス
アビトレーション信号Ｅ１１〜Ｅ１４の４ビット情報を
入力して、２ビット情報を持つバスマッピング信号Ｅ１
３〜Ｅ４３を図７のバスマッピング回路４６のマルチプ
レクサ５４−１〜５４−４に出力し、スロット２０−１
〜２０−４の４つのスロット接続位置５０−１〜５０−
４に対する接続状態を制御する。
される論理表である。この論理表は、図７のバスマッピ
ング回路４６に設けたアクセスカウンタ５２からのバス
アビトレーション信号Ｅ１１〜Ｅ１４の４ビット情報を
入力して、２ビット情報を持つバスマッピング信号Ｅ１
３〜Ｅ４３を図７のバスマッピング回路４６のマルチプ
レクサ５４−１〜５４−４に出力し、スロット２０−１
〜２０−４の４つのスロット接続位置５０−１〜５０−
４に対する接続状態を制御する。
【００４５】このようにアビトレーション信号Ｅ１１〜
Ｅ１４は４ビットであるから、モード番号０〜１５のよ
うに１６モードに分けられている。モード番号０はスロ
ット２０−１〜２０−４の全てでアクセス回数が閾値未
満となる初期状態であることから、デフォルトの論理関
係を設定している。このときバスマッピング信号Ｅ１３
は「００」となって、スロット２０−１を優先順位の最
も高いスロット接続位置５０−１に接続している。
Ｅ１４は４ビットであるから、モード番号０〜１５のよ
うに１６モードに分けられている。モード番号０はスロ
ット２０−１〜２０−４の全てでアクセス回数が閾値未
満となる初期状態であることから、デフォルトの論理関
係を設定している。このときバスマッピング信号Ｅ１３
は「００」となって、スロット２０−１を優先順位の最
も高いスロット接続位置５０−１に接続している。
【００４６】またバスマッピング信号Ｅ２３は「０１」
となり、マルチプレクサ５４−２によってスロット２０
−２を２番目に優先順位の高いスロット接続位置５０−
２に接続している。またマルチプレクサ５４−３に対す
るバスマッピング信号Ｅ３３は「１０」となり、スロッ
ト２０−３を３番目に優先順位の高いスロット接続位置
５０−３に接続している。更にマルチプレクサ５４−４
に対するバスマッピング信号Ｅ４３は「１１」となり、
スロット２０−４を最も優先順位の低いスロット接続位
置５０−４に接続している。
となり、マルチプレクサ５４−２によってスロット２０
−２を２番目に優先順位の高いスロット接続位置５０−
２に接続している。またマルチプレクサ５４−３に対す
るバスマッピング信号Ｅ３３は「１０」となり、スロッ
ト２０−３を３番目に優先順位の高いスロット接続位置
５０−３に接続している。更にマルチプレクサ５４−４
に対するバスマッピング信号Ｅ４３は「１１」となり、
スロット２０−４を最も優先順位の低いスロット接続位
置５０−４に接続している。
【００４７】このようなデフォルト論理パターンによる
初期状態で装置を開始して、一定期間に亘るアクセス回
数の計数を行うと、４ビットのアビトレーション信号が
モード番号１〜１５のいずれかに変化する。もちろん、
モード番号０のまま変化しないこともあり得る。この場
合、例えばモード番号１のように最も優先順位の低いス
ロット接続位置５０−４に接続しているスロット２０−
４のアクセス回数が閾値以上となってアビトレーション
信号Ｅ１４が「１」に変化したとする。
初期状態で装置を開始して、一定期間に亘るアクセス回
数の計数を行うと、４ビットのアビトレーション信号が
モード番号１〜１５のいずれかに変化する。もちろん、
モード番号０のまま変化しないこともあり得る。この場
合、例えばモード番号１のように最も優先順位の低いス
ロット接続位置５０−４に接続しているスロット２０−
４のアクセス回数が閾値以上となってアビトレーション
信号Ｅ１４が「１」に変化したとする。
【００４８】このアビトレーション信号Ｅ１１〜Ｅ１４
の「０００１」となる変化に対し、アクセス回数が最も
高かったスロット２０−４に対応したマルチプレクサ５
４−４に対するバスマッピング信号Ｅ４３は「００」と
なり、優先順位が最も高いスロット接続位置５０−１へ
の接続を選択する。同時にスロット２０−１〜２０−３
に対応したマルチプレクサ５４−１〜５４−３に対する
バスマッピング信号Ｅ１３，Ｅ２３，Ｅ３３は、それぞ
れ「０１」「１０」「１１」となり、スロット２０−４
をスロット接続位置５０−１に接続していることから、
１つずれたスロット接続位置５０−２，５０−３，５０
−４に接続する。
の「０００１」となる変化に対し、アクセス回数が最も
高かったスロット２０−４に対応したマルチプレクサ５
４−４に対するバスマッピング信号Ｅ４３は「００」と
なり、優先順位が最も高いスロット接続位置５０−１へ
の接続を選択する。同時にスロット２０−１〜２０−３
に対応したマルチプレクサ５４−１〜５４−３に対する
バスマッピング信号Ｅ１３，Ｅ２３，Ｅ３３は、それぞ
れ「０１」「１０」「１１」となり、スロット２０−４
をスロット接続位置５０−１に接続していることから、
１つずれたスロット接続位置５０−２，５０−３，５０
−４に接続する。
【００４９】その結果、アクセス回数が最も高かったス
ロット２０−４が優先順位が最も高いスロット接続位置
５０−１に接続され、アビトレーション信号に変化のな
いスロット２０−１，２０−３は１つ優先順位が繰り下
がったスロット５０−２，５０−３，５０−４にそれぞ
れ接続される。それ以降についても一定期間ごとに、ア
クセス回数の計数結果の閾値との比較に基づき、モード
番号０〜１５のいずれかのアビトレーション信号に対応
したバスマッピング信号によるスロット２０−１〜２０
−４のバス１６のスロット接続位置５０−１〜５０−４
に対する接続状態の切替えがダイナミックに行われる。
ロット２０−４が優先順位が最も高いスロット接続位置
５０−１に接続され、アビトレーション信号に変化のな
いスロット２０−１，２０−３は１つ優先順位が繰り下
がったスロット５０−２，５０−３，５０−４にそれぞ
れ接続される。それ以降についても一定期間ごとに、ア
クセス回数の計数結果の閾値との比較に基づき、モード
番号０〜１５のいずれかのアビトレーション信号に対応
したバスマッピング信号によるスロット２０−１〜２０
−４のバス１６のスロット接続位置５０−１〜５０−４
に対する接続状態の切替えがダイナミックに行われる。
【００５０】尚、上記の実施形態は１つのバスに２つの
スロットもしくは４つのスロットを接続する場合を例に
とっているが、バスに接続されるスロット数はバスのア
ーキテクチャに基づいた適宜の数となり、実施形態によ
る限定は受けない。また図２の階層バスは上位階層バス
１６と下位階層バス１８の２階層バスを例にとっている
が、この階層数も必要に応じて適宜に増やすことができ
る。
スロットもしくは４つのスロットを接続する場合を例に
とっているが、バスに接続されるスロット数はバスのア
ーキテクチャに基づいた適宜の数となり、実施形態によ
る限定は受けない。また図２の階層バスは上位階層バス
１６と下位階層バス１８の２階層バスを例にとっている
が、この階層数も必要に応じて適宜に増やすことができ
る。
【００５１】また図２及び図６の実施形態にあっては、
バスマッピング回路及び優先順位決定回路を論理回路と
して実現しているが、バス制御用のプロセッサによるソ
フトウェア制御で実現してもよいことはもちろんであ
る。更に上記の実施形態にあっては、各スロットのアク
セス回数を閾値と比較してアクセス回数を大小の２ビッ
ト情報で表わしているが、アクセス回数そのものを直接
使用してもよい。
バスマッピング回路及び優先順位決定回路を論理回路と
して実現しているが、バス制御用のプロセッサによるソ
フトウェア制御で実現してもよいことはもちろんであ
る。更に上記の実施形態にあっては、各スロットのアク
セス回数を閾値と比較してアクセス回数を大小の２ビッ
ト情報で表わしているが、アクセス回数そのものを直接
使用してもよい。
【００５２】
【発明の効果】以上説明してきたように本発明によれ
ば、複数のスロットのアクセス頻度などに基づいて優先
順位を決定し、優先順位の高いスロットは上位の階層バ
スに接続するようにマッピングし、優先順位の低いスロ
ットは下位の階層バスに接続するようにマッピングする
ことで、上位の階層バスにアクセスされないスロットや
アクセス回数の少ないスロット、更には空きスロットが
あった場合には、下位の頻繁にアクセスされるスロット
がある場合にアクセス回数の多い下位の階層バスのスロ
ットを上位の階層バスのスロットに接続するバスマッピ
ングが行われ、このためアクセス回数の多いスロットに
ついてバスブリッジを経由したアクセスがなくなってア
クセス経路が短くなり、アクセス頻度の高いスロットに
ついてのバスアクセスが高速化され、全体としてのアク
セス性能を向上することができる。
ば、複数のスロットのアクセス頻度などに基づいて優先
順位を決定し、優先順位の高いスロットは上位の階層バ
スに接続するようにマッピングし、優先順位の低いスロ
ットは下位の階層バスに接続するようにマッピングする
ことで、上位の階層バスにアクセスされないスロットや
アクセス回数の少ないスロット、更には空きスロットが
あった場合には、下位の頻繁にアクセスされるスロット
がある場合にアクセス回数の多い下位の階層バスのスロ
ットを上位の階層バスのスロットに接続するバスマッピ
ングが行われ、このためアクセス回数の多いスロットに
ついてバスブリッジを経由したアクセスがなくなってア
クセス経路が短くなり、アクセス頻度の高いスロットに
ついてのバスアクセスが高速化され、全体としてのアク
セス性能を向上することができる。
【００５３】また単一のバス上に接続された複数のスロ
ットについて、スロット接続位置の電気的な特性に応じ
て優先順位を設け、アクセス頻度の高いスロットをバス
上の優先順位の高いスロット位置に接続し、アクセス頻
度の低いスロットをバス上の優先順位の低いスロット位
置に接続するようにマッピングすることで、アクセス回
数の多いスロットをバス上の電気的特性の優れたスロッ
ト位置にマッピングし直すことで、電気特性が向上し
て、例えば遅延時間が短くなり、アクセス回数の多いス
ロットについてのバスアクセスの高速化を可能とし、全
体としてのアクセス性能を向上することができる。
ットについて、スロット接続位置の電気的な特性に応じ
て優先順位を設け、アクセス頻度の高いスロットをバス
上の優先順位の高いスロット位置に接続し、アクセス頻
度の低いスロットをバス上の優先順位の低いスロット位
置に接続するようにマッピングすることで、アクセス回
数の多いスロットをバス上の電気的特性の優れたスロッ
ト位置にマッピングし直すことで、電気特性が向上し
て、例えば遅延時間が短くなり、アクセス回数の多いス
ロットについてのバスアクセスの高速化を可能とし、全
体としてのアクセス性能を向上することができる。
【図１】本発明の原理説明図
【図２】階層バスを対象とした本発明のバス制御装置の
回路ブロック図
回路ブロック図
【図３】図２のバスマッピング回路の回路ブロック図
【図４】図２の優先順位決定回路におけるアクセス頻度
を示すアビトレーション信号の入力に対し出力されるバ
スマッピング信号の説明図
を示すアビトレーション信号の入力に対し出力されるバ
スマッピング信号の説明図
【図５】図２の実施形態によるバス制御のフローチャー
ト
ト
【図６】単一バスに対するスロット接続位置をマッピン
グする本発明の実施形態の回路ブロック図
グする本発明の実施形態の回路ブロック図
【図７】図６のバスマッピング回路の回路ブロック図
【図８】図７の優先順位決定回路におけるアクセス頻度
を示すアビトレーション信号の入力に対し出力されるバ
スマッピング信号の説明図
を示すアビトレーション信号の入力に対し出力されるバ
スマッピング信号の説明図
１０：ホスト（上位装置） １２：ホストバス １４：ホストブリッジ １６：上位階層バス １８：下位階層バス ２０，２０−１〜２０−４：スロット ２２，２２−１〜２２−４：デバイス ２４，４６：バスマッピング回路 ２６，４８：優先順位決定回路 ２８，５２：アクセスカウンタ ３０，３２，５４−１〜５４−４：マルチプレクサ（Ｍ
ＰＸ） ３４，３８：スロット接続バス 36-1,36-2,40-1,40-2,42-1,42-2,44-1,44-2 ：分岐バス ５０−１〜５０−４：スロット接続位置
ＰＸ） ３４，３８：スロット接続バス 36-1,36-2,40-1,40-2,42-1,42-2,44-1,44-2 ：分岐バス ５０−１〜５０−４：スロット接続位置
Claims (13)
- 【請求項１】上位装置に対し接続されたバスと、 前記上位装置からの入出力要求を受けるデバイスを接続
するために前記階層バスに選択的に接続可能な複数のス
ロットと、 前記複数のスロットの優先順位を決定する優先順位決定
回路と、 前記優先順位決定回路で決定した優先順位に基づいて、
前記複数のスロットの各々を前記バスの所定位置に接続
するバスマッピング回路と、を備えたことを特徴とする
バス制御装置。 - 【請求項２】請求項１記載のバス制御装置に於いて、前
記バスは階層化され、前記バスマッピング回路は優先順
位に基づいて、前記複数のスロットの各々を前記バスの
所定の階層に接続することを特徴とするバス制御装置。 - 【請求項３】請求項１記載のバス制御装置に於いて、前
記バスの前記スロットとの接続位置は、前記上位装置と
電気的特性が優れた順に優先順位が設定され、前記バス
マッピング回路は優先順位に基づいて、前記複数のスロ
ットの各々を前記バスの所定の優先順位をもつ接続位置
に接続することを特徴とするバス制御装置。 - 【請求項４】請求項２又は３記載のバス制御装置に於い
て、前記優先順位決定回路は、前記複数のスロットに接
続しているデバイスに対する前記上位装置のアクセス頻
度に基づいて優先順位を決定することを特徴とするバス
制御装置。 - 【請求項５】請求項４記載のバス制御装置に於いて、前
記バスマッピング回路は、一定期間毎に前記複数のスロ
ットに接続したデバイスに対する前記上位装置のアクセ
ス回数を計数するアクセスカウンタを有し、前記優先順
位決定回路は前記アクセスカウンタで計数したアクセス
回数の多い順にスロットの優先順位を設定することを特
徴とするバス制御装置。 - 【請求項６】請求項５記載のバス制御装置に於いて、前
記優先順位決定回路は、電源投入により最初に装置の使
用を開始したときは、前記複数のスロットに予め定めた
優先順位を設定し、使用中は、前記アクセスカウンタで
一定期間毎に計数した前記複数のスロットに接続したデ
バイスに対する前記上位装置のアクセス回数の多い順に
スロットの優先順位を設定することを特徴とするバス制
御装置。 - 【請求項７】請求項５記載のバス制御装置に於いて、前
記バスマッピング回路は、電源遮断時に前記優先順位決
定回路で決定されている複数のスロットの優先順位を不
揮発記憶部に記憶し、次の電源投入による使用開始時に
は前記不揮発記憶部に記憶した優先順位を読み出して初
期設定することを特徴とするバス制御装置。 - 【請求項８】請求項２又は３記載のバス制御装置に於い
て、前記優先順位決定回路は、前記複数のスロットの
内、デバイスが接続されていない未使用のスロットを判
別した場合、該未使用スロットに最も低い優先順位を設
定することを特徴とするバス制御装置。 - 【請求項９】請求項２記載のバス制御装置に於いて、前
記バスマッピング回路は、優先順位の高いスロットは前
記上位階層バスに接続するようにマッピングし、優先順
位の低いスロットは前記下位階層バスに接続するように
マッピングすることを特徴とするバス制御装置。 - 【請求項１０】請求項３記載のバス制御装置に於いて、
前記バスマッピング回路は、優先順位の高いスロットを
優先順位の高いスロット接続位置に接続し、優先順位の
低いスロットを優先順位の低いスロット接続位置に接続
するようにマッピングすることを特徴とするバス制御装
置。 - 【請求項１１】上位装置に対し接続されるバスに、該上
位装置からの入出力要求を受けるデバイスを接続する複
数のスロットを接続するバス制御装置に於いて、 前記複数のスロットの優先順位を決定する優先順位決定
回路と、 前記優先順位決定回路で決定した優先順位に基づいて、
前記複数のスロットの各々を前記階層化されたバスの所
定位置に接続するバスマッピング回路と、を備えたこと
を特徴とするバス制御装置。 - 【請求項１２】請求項１１記載のバス制御装置に於い
て、前記バスは階層化され、前記複数のスロットの各々
を前記バスの所定の階層に接続することを特徴とするバ
ス制御装置。 - 【請求項１３】請求項１１記載のバス制御装置に於い
て、前記バスの前記スロットとの接続位置は、前記上位
装置と電気的特性が優れた順に優先順位が設定され、前
記バスマッピング回路は優先順位に基づいて、前記複数
のスロットの各々を前記バスの所定の優先順位をもつ接
続位置に接続することを特徴とするバス制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9348889A JPH11184806A (ja) | 1997-12-18 | 1997-12-18 | バス制御装置 |
| US09/078,442 US6185647B1 (en) | 1997-12-18 | 1998-05-14 | Dynamic bus control apparatus for optimized device connection |
| EP98304061A EP0926602A3 (en) | 1997-12-18 | 1998-05-21 | Bus control apparatus |
| TW087107955A TW375708B (en) | 1997-12-18 | 1998-05-22 | Bus control apparatus |
| KR1019980028396A KR100270232B1 (ko) | 1997-12-18 | 1998-07-14 | 버스 제어 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9348889A JPH11184806A (ja) | 1997-12-18 | 1997-12-18 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184806A true JPH11184806A (ja) | 1999-07-09 |
Family
ID=18400077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9348889A Withdrawn JPH11184806A (ja) | 1997-12-18 | 1997-12-18 | バス制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6185647B1 (ja) |
| EP (1) | EP0926602A3 (ja) |
| JP (1) | JPH11184806A (ja) |
| KR (1) | KR100270232B1 (ja) |
| TW (1) | TW375708B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027245A (ja) * | 2006-07-21 | 2008-02-07 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置およびメモリアクセス制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6754752B2 (en) * | 2000-01-13 | 2004-06-22 | Freescale Semiconductor, Inc. | Multiple memory coherence groups in a single system and method therefor |
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| US20050030971A1 (en) * | 2003-08-08 | 2005-02-10 | Visionflow, Inc. | Adaptive bandwidth allocation over a heterogeneous system interconnect delivering true bandwidth-on-demand |
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| US10721269B1 (en) | 2009-11-06 | 2020-07-21 | F5 Networks, Inc. | Methods and system for returning requests with javascript for clients before passing a request to a server |
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| CN111752877A (zh) * | 2019-03-27 | 2020-10-09 | 阿里巴巴集团控股有限公司 | 一种处理器及其中的中断控制器 |
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| JPH0812621B2 (ja) * | 1981-10-01 | 1996-02-07 | ストレイタス・コンピュータ・インコーポレイテッド | 情報転送方法及び装置 |
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-
1998
- 1998-05-14 US US09/078,442 patent/US6185647B1/en not_active Expired - Fee Related
- 1998-05-21 EP EP98304061A patent/EP0926602A3/en not_active Withdrawn
- 1998-05-22 TW TW087107955A patent/TW375708B/zh active
- 1998-07-14 KR KR1019980028396A patent/KR100270232B1/ko not_active IP Right Cessation
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| EP0926602A3 (en) | 2002-04-17 |
| EP0926602A2 (en) | 1999-06-30 |
| KR100270232B1 (ko) | 2000-10-16 |
| TW375708B (en) | 1999-12-01 |
| US6185647B1 (en) | 2001-02-06 |
| KR19990062453A (ko) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |