JPH08147262A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH08147262A JPH08147262A JP6286986A JP28698694A JPH08147262A JP H08147262 A JPH08147262 A JP H08147262A JP 6286986 A JP6286986 A JP 6286986A JP 28698694 A JP28698694 A JP 28698694A JP H08147262 A JPH08147262 A JP H08147262A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal line
- microprocessor
- bit
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 不要なアドレス信号線で無駄な電力が消費さ
れるのを防止すること。 【構成】 マイクロプロセッサ１内に、メモリアクセス
に不要なアドレス信号線２Ｂのデータを監視するレジス
タ３を設け、このレジスタ３からオール０データが検出
された時は、比較回路１１より一致信号をビット情報信
号線５に伝送させ、かつ信号線インピーダンス制御回路
１２にてアドレス信号線２Ｂをハイインピーダンスにす
る。
れるのを防止すること。 【構成】 マイクロプロセッサ１内に、メモリアクセス
に不要なアドレス信号線２Ｂのデータを監視するレジス
タ３を設け、このレジスタ３からオール０データが検出
された時は、比較回路１１より一致信号をビット情報信
号線５に伝送させ、かつ信号線インピーダンス制御回路
１２にてアドレス信号線２Ｂをハイインピーダンスにす
る。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に低消費電力化を図ったマイクロプロセッサに関
する。
し、特に低消費電力化を図ったマイクロプロセッサに関
する。
【０００２】
【従来の技術】従来のマイクロプロセッサのアドレス線
は、マイクロプロセッサが高性能になるに従い、８ビッ
トから１６ビットへ、また１６ビットから３２ビット
へ、さらに３２ビットから６４ビットへと増加する傾向
にあった。このため、消費電力は指数関数的な増加をた
どっていた。
は、マイクロプロセッサが高性能になるに従い、８ビッ
トから１６ビットへ、また１６ビットから３２ビット
へ、さらに３２ビットから６４ビットへと増加する傾向
にあった。このため、消費電力は指数関数的な増加をた
どっていた。
【０００３】そこで、特開平３−４００５６号公報に、
２ｎビットＣＰＵを用いたシステムにおいて、低消費電
力化のためｎビット構成としたシステムＲＡＭを、実質
的に２ｎビット、ノーウエイトでアクセスするマイクロ
コンピュータシステムが開示されている。
２ｎビットＣＰＵを用いたシステムにおいて、低消費電
力化のためｎビット構成としたシステムＲＡＭを、実質
的に２ｎビット、ノーウエイトでアクセスするマイクロ
コンピュータシステムが開示されている。
【０００４】また、特開昭６０−１５０１４２号公報
に、読み取りセンサと書き込みオーバーレイ回路を設
け、プロセッサが読み取り信号を送出しようと試みる１
本以上のラインを過剰駆動することにより、消費電力を
低下させ、試験速度を向上させる装置が開示されてい
る。
に、読み取りセンサと書き込みオーバーレイ回路を設
け、プロセッサが読み取り信号を送出しようと試みる１
本以上のラインを過剰駆動することにより、消費電力を
低下させ、試験速度を向上させる装置が開示されてい
る。
【０００５】また、特開昭５８−１５５４５０号公報
に、所望の表示データを作成し、その表示データの１つ
の表示データに相当するアドレスコードをマイクロプロ
セッサ内で作成することにより、ディスプレイの数字選
択ラインに出力し、消費電力を減少するとともに、回路
構成を簡単にするディスプレイ装置が開示されている。
に、所望の表示データを作成し、その表示データの１つ
の表示データに相当するアドレスコードをマイクロプロ
セッサ内で作成することにより、ディスプレイの数字選
択ラインに出力し、消費電力を減少するとともに、回路
構成を簡単にするディスプレイ装置が開示されている。
【０００６】
【発明が解決しようとする課題】しかし、たとえば３２
ビットのマイクロプロセッサは、カタログスペック上は
４ＧＢまでのメモリアドレス空間をアクセスできるが、
実際に４ＧＢのメモリを全て用いているユーザーはほと
んどなかった。
ビットのマイクロプロセッサは、カタログスペック上は
４ＧＢまでのメモリアドレス空間をアクセスできるが、
実際に４ＧＢのメモリを全て用いているユーザーはほと
んどなかった。
【０００７】にもかかわらず、カタログスペック上４Ｇ
Ｂメモリへのアクセスを保証しているため、アドレス信
号線は全て外部インターフェース回路に接続されてお
り、このため多くの無駄な電力が消費されていた。
Ｂメモリへのアクセスを保証しているため、アドレス信
号線は全て外部インターフェース回路に接続されてお
り、このため多くの無駄な電力が消費されていた。
【０００８】特開平３−４００５６号公報、特開昭６０
−１５０１４２号公報および特開昭５８−１５５４５０
号公報には、このような不要なアドレス信号線で無駄な
電力が消費されるのを防止する技術は開示されていな
い。
−１５０１４２号公報および特開昭５８−１５５４５０
号公報には、このような不要なアドレス信号線で無駄な
電力が消費されるのを防止する技術は開示されていな
い。
【０００９】そこで、本発明の目的は不要なアドレス信
号線で無駄な電力が消費されるのを防止することができ
るマイクロプロセッサを提供することにある。
号線で無駄な電力が消費されるのを防止することができ
るマイクロプロセッサを提供することにある。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に本発明は、メモリアクセスのための複数のアドレス信
号線を有するマイクロプロセッサであって、所定数のア
ドレス信号線を選択する手段と、前記選択された信号線
に伝送されるアドレスビットと基準アドレスビットとを
比較し結果を出力する手段と、前記比較結果が一致の場
合に前記選択されたアドレス信号線をハイインピーダン
スにする手段とを含むことを特徴とする。
に本発明は、メモリアクセスのための複数のアドレス信
号線を有するマイクロプロセッサであって、所定数のア
ドレス信号線を選択する手段と、前記選択された信号線
に伝送されるアドレスビットと基準アドレスビットとを
比較し結果を出力する手段と、前記比較結果が一致の場
合に前記選択されたアドレス信号線をハイインピーダン
スにする手段とを含むことを特徴とする。
【００１１】
【作用】所定数のアドレスビットが基準アドレスビッ
ト、たとえばオール０のデータと一致する場合は、その
一致信号を外部のデコーダに出力し、かつ所定数のアド
レスビットが伝送される信号線を全てハイインピーダン
スにする。すなわち、デコーダ側では所定数のアドレス
ビットがオール０であることを認識することができるた
めメモリアクセスに支障はなく、また所定数の信号線が
ハイインピーダンスになるため、これらの信号線で無駄
な電力が消費されるのを防止することができる。したが
って、その分だけマイクロプロセッサの消費電力を低減
させることができる。
ト、たとえばオール０のデータと一致する場合は、その
一致信号を外部のデコーダに出力し、かつ所定数のアド
レスビットが伝送される信号線を全てハイインピーダン
スにする。すなわち、デコーダ側では所定数のアドレス
ビットがオール０であることを認識することができるた
めメモリアクセスに支障はなく、また所定数の信号線が
ハイインピーダンスになるため、これらの信号線で無駄
な電力が消費されるのを防止することができる。したが
って、その分だけマイクロプロセッサの消費電力を低減
させることができる。
【００１２】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係るマイクロプロ
セッサの要部構成図である。なお、本実施例ではアドレ
ス信号線が計１６本（２0 〜２15ビット）の場合を一例
とし、かつメモリの容量が小さく上位アドレスビット２
Ｂ（２8 〜２15）は全て０となる場合について説明す
る。
照しながら説明する。図１は本発明に係るマイクロプロ
セッサの要部構成図である。なお、本実施例ではアドレ
ス信号線が計１６本（２0 〜２15ビット）の場合を一例
とし、かつメモリの容量が小さく上位アドレスビット２
Ｂ（２8 〜２15）は全て０となる場合について説明す
る。
【００１３】図１に示すようにマイクロプロセッサ１に
はメモリ（不図示）をアクセスするためのアドレス信号
線２Ａ（２0 〜２7 ）および２Ｂ（２8 〜２15）が接続
され、これらの信号線２Ａ，２Ｂはデコーダ（不図示）
を介してメモリと接続される。また、マイクロプロセッ
サ１内に所定のアドレス信号線２Ａ，２Ｂを選択するた
めのアドレス信号線選択回路３と、各信号線２Ａ，２Ｂ
と電源Ｖｃ間に接続されたプルアップ抵抗４と、選択さ
れたアドレス信号線２Ａ，２Ｂのビット情報を出力する
ビット情報信号線５とを備える。
はメモリ（不図示）をアクセスするためのアドレス信号
線２Ａ（２0 〜２7 ）および２Ｂ（２8 〜２15）が接続
され、これらの信号線２Ａ，２Ｂはデコーダ（不図示）
を介してメモリと接続される。また、マイクロプロセッ
サ１内に所定のアドレス信号線２Ａ，２Ｂを選択するた
めのアドレス信号線選択回路３と、各信号線２Ａ，２Ｂ
と電源Ｖｃ間に接続されたプルアップ抵抗４と、選択さ
れたアドレス信号線２Ａ，２Ｂのビット情報を出力する
ビット情報信号線５とを備える。
【００１４】また、アドレス信号線選択回路３はレジス
タで構成され、このレジスタでアドレスビット２m 〜２
n のｍ，ｎ（ｍ，ｎは０を含む正の整数）を指定するこ
とにより所定のアドレス信号線を選択することができ
る。本実施例では、ｍ＝８、ｎ＝１５である。
タで構成され、このレジスタでアドレスビット２m 〜２
n のｍ，ｎ（ｍ，ｎは０を含む正の整数）を指定するこ
とにより所定のアドレス信号線を選択することができ
る。本実施例では、ｍ＝８、ｎ＝１５である。
【００１５】なお、本実施例では隣接するアドレスビッ
トの信号線を選択するようにしたが、これに限定される
ものではなく、たとえば上位アドレスビット２Ｂ（２8
〜２15）を１ビットおきに選択することも可能である。
トの信号線を選択するようにしたが、これに限定される
ものではなく、たとえば上位アドレスビット２Ｂ（２8
〜２15）を１ビットおきに選択することも可能である。
【００１６】図２は同マイクロプロセッサの具体的構成
図である。マイクロプロセッサは、アドレス信号線選択
回路３と、基準アドレスビット設定回路１０と、アドレ
ス信号線選択回路３から出力されるアドレスビット（２
8 〜２15）と、基準アドレスビット設定回路１０から出
力されるアドレスビット（８ビット）とを比較し、比較
結果信号５Ｓを出力する比較回路１１と、比較結果信号
５Ｓが「一致信号」である場合にこれらのアドレスビッ
ト（２8 〜２15）の信号線のインピーダンスをハイイン
ピーダンスにする信号線インピーダンス制御回路１２と
からなる。また、本実施例では基準アドレスビット設定
回路１０には８ビットとも０のデータが設定されてい
る。
図である。マイクロプロセッサは、アドレス信号線選択
回路３と、基準アドレスビット設定回路１０と、アドレ
ス信号線選択回路３から出力されるアドレスビット（２
8 〜２15）と、基準アドレスビット設定回路１０から出
力されるアドレスビット（８ビット）とを比較し、比較
結果信号５Ｓを出力する比較回路１１と、比較結果信号
５Ｓが「一致信号」である場合にこれらのアドレスビッ
ト（２8 〜２15）の信号線のインピーダンスをハイイン
ピーダンスにする信号線インピーダンス制御回路１２と
からなる。また、本実施例では基準アドレスビット設定
回路１０には８ビットとも０のデータが設定されてい
る。
【００１７】次に、このマイクロプロセッサの動作につ
いて説明する。アドレス信号線選択回路３から出力され
るアドレスビット（２8 〜２15）が基準アドレスビット
と一致しない場合、すなわち、２8 〜２15の計８ビット
のうち少なくとも１つのビットが１である場合、これら
のアドレスデータは必要なデータであるとみなされ、比
較回路１１から「不一致信号」がビット情報信号線５を
介してデコーダに出力される。そして、これらのアドレ
スビット（２8 〜２15）もアドレス信号線２Ｂを介して
デコーダに出力される。
いて説明する。アドレス信号線選択回路３から出力され
るアドレスビット（２8 〜２15）が基準アドレスビット
と一致しない場合、すなわち、２8 〜２15の計８ビット
のうち少なくとも１つのビットが１である場合、これら
のアドレスデータは必要なデータであるとみなされ、比
較回路１１から「不一致信号」がビット情報信号線５を
介してデコーダに出力される。そして、これらのアドレ
スビット（２8 〜２15）もアドレス信号線２Ｂを介して
デコーダに出力される。
【００１８】一方、アドレス信号線選択回路３から出力
されるアドレスビット（２8 〜２15の計８ビット）が基
準アドレスビットと一致する場合、すなわち、２8 〜２
15の計８ビットの全てが０である場合は、これらのアド
レスデータは不要なデータであるとみなされ、比較回路
１１から「一致信号」がビット情報信号線５を介してデ
コーダに出力される。そして、アドレスビット（２8 〜
２15）が伝送されるアドレス信号線２Ｂは信号線インピ
ーダンス制御回路１２によってハイインピーダンスとさ
れる。
されるアドレスビット（２8 〜２15の計８ビット）が基
準アドレスビットと一致する場合、すなわち、２8 〜２
15の計８ビットの全てが０である場合は、これらのアド
レスデータは不要なデータであるとみなされ、比較回路
１１から「一致信号」がビット情報信号線５を介してデ
コーダに出力される。そして、アドレスビット（２8 〜
２15）が伝送されるアドレス信号線２Ｂは信号線インピ
ーダンス制御回路１２によってハイインピーダンスとさ
れる。
【００１９】また、デコーダにアドレスビット（２8 〜
２15の計８ビット）の信号が入力されなくても、「一致
信号」が入力されることによりこれらのアドレスビット
（２8 〜２15）が全て０であることを認識することがで
きるため、メモリアクセスに支障が生じることはない。
２15の計８ビット）の信号が入力されなくても、「一致
信号」が入力されることによりこれらのアドレスビット
（２8 〜２15）が全て０であることを認識することがで
きるため、メモリアクセスに支障が生じることはない。
【００２０】
【発明の効果】本発明によれば、必要とするアドレス信
号線以外の信号線をハイインピーダンスにしたので、不
要なアドレス信号線で無駄な電力が消費されるのを防止
することができる。したがって、マイクロプロセッサの
消費電力を低減させることができる。
号線以外の信号線をハイインピーダンスにしたので、不
要なアドレス信号線で無駄な電力が消費されるのを防止
することができる。したがって、マイクロプロセッサの
消費電力を低減させることができる。
【図１】本発明に係るマイクロプロセッサの要部構成図
である。
である。
【図２】同マイクロプロセッサの具体的構成図である。
１ マイクロプロセッサ ２Ａ，２Ｂ アドレス信号線 ３ アドレス信号線選択回路 ５ ビット情報信号線 １０ 基準アドレスビット設定回路 １１ 比較回路 １２ 信号線インピーダンス制御回路
Claims (3)
- 【請求項１】 メモリアクセスのための複数のアドレス
信号線を有するマイクロプロセッサであって、所定数の
アドレス信号線を選択する手段と、前記選択された信号
線に伝送されるアドレスビットと基準アドレスビットと
を比較し比較結果を出力する手段と、前記比較結果が一
致の場合に前記選択されたアドレス信号線をハイインピ
ーダンスにする手段とを含むことを特徴とするマイクロ
プロセッサ。 - 【請求項２】 前記選択されたアドレス信号線は隣接す
るアドレスビットが伝送される信号線であることを特徴
とする請求項１記載のマイクロプロセッサ。 - 【請求項３】 前記基準アドレスビットは全て低レベル
信号であることを特徴とする請求項１または２記載のマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286986A JPH08147262A (ja) | 1994-11-22 | 1994-11-22 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6286986A JPH08147262A (ja) | 1994-11-22 | 1994-11-22 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147262A true JPH08147262A (ja) | 1996-06-07 |
Family
ID=17711543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6286986A Withdrawn JPH08147262A (ja) | 1994-11-22 | 1994-11-22 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147262A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462100B1 (ko) * | 1997-11-06 | 2005-04-06 | 삼성전자주식회사 | 시리얼 어드레스에 의한 액세스기능을 갖는 불휘발성 메모리장치 |
| KR20210062783A (ko) | 2019-11-21 | 2021-06-01 | 한국세라믹기술원 | 질화알루미늄 세라믹스 조성물 및 그의 제조방법 |
| US11210101B2 (en) | 2018-09-20 | 2021-12-28 | Fujitsu Limited | Arithmetic processing device and control method implemented by arithmetic processing device |
-
1994
- 1994-11-22 JP JP6286986A patent/JPH08147262A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462100B1 (ko) * | 1997-11-06 | 2005-04-06 | 삼성전자주식회사 | 시리얼 어드레스에 의한 액세스기능을 갖는 불휘발성 메모리장치 |
| US11210101B2 (en) | 2018-09-20 | 2021-12-28 | Fujitsu Limited | Arithmetic processing device and control method implemented by arithmetic processing device |
| KR20210062783A (ko) | 2019-11-21 | 2021-06-01 | 한국세라믹기술원 | 질화알루미늄 세라믹스 조성물 및 그의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |