JPH10188567A - メモリ及びマイコン - Google Patents

Abstract

(57)【要約】 【課題】消費電流が少なくて済むメモリを提供する。 【解決手段】消費電流は多いが高速に動作する高速モー
ド１と、低速ではあるが消費電流の少ない低電流モード
２とを有し、メモリ外からの要求にしたがって移行命令
３，４を用いて、高速モード１でメモリを動作させるか
低電流モード２でメモリを動作させるかの選択を可能と
するメモリ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ及び該メモ
リを内蔵したマイコンに係り、メモリ等の消費電流を低
減する技術に関する。

【０００２】

【従来の技術】一般に、メモリを用いた「システム」が
高速処理モードと低速処理モードを有する場合、使用す
るメモリを決定する時は高速処理モードに合わせてメモ
リを選択している。即ち、該「システム」が低速処理を
行っている場合でも、メモリはその最高速で動作してい
る。

【０００３】

【発明が解決しようとする課題】上記従来技術のメモリ
は、ゆっくりしたアクセス動作を行ってもかまわない場
合でも、その最高速で動作しスイッチング回数に比例し
た電流を消費している。そのため消費電流が小さくでき
ないという問題がある。

【０００４】本発明の目的は、消費電流が少なくても済
むメモリ及び該メモリを内蔵するマイコンを提供するこ
とにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
の本発明によるメモリの特徴は、消費電流は多いが高速
にアクセス可能な高速モードと、高速モードよりも低速
でのアクセスとなるが消費電流の少ない低電流モードと
を有することにある。

【０００６】また、他の特徴は、消費電流は多いが高速
にアクセス可能な高速モードと、高速モードよりも低速
でのアクセスとなるが消費電流の少ない低電流モードと
を有し、メモリ外からの要求にしたがって前記高速モー
ドで動作させるか前記低電流モードで動作させるかを制
御する手段を有する点にある。

【０００７】さらに、別の特徴は、消費電流は多いが高
速にアクセス可能な高速モードと、高速モードよりも低
速でのアクセスとなるが消費電流の少ない低電流モード
との機能を備え、メモリ外からの指示にしたがって、ア
ドレスに対応して複数に分割されたメモリブロック毎
に、前記高速モードで動作させるか前記低電流モードで
動作させるかのどちらかのメモリ動作を実行する点にあ
る。

【０００８】さらにまた、もう一つ別の特徴は、消費電
流は多いが高速にアクセス可能な高速領域と、高速領域
よりも低速でのアクセスとなるが消費電流の少ない低電
流領域とを備え、メモリ外からの要求に応じて前記高速
モード領域をアクティブにするまたは非アクティブにす
る切り替えを実行する手段を有することにある。

【０００９】一方、上記目的を達成するマイコンは、上
記いずれかの特徴を有するメモリを内蔵するものであ
る。

【００１０】本発明によれば、高速にメモリをアクセス
する必要のないときには低電流モード動作をさせること
によって、消費電流の低減を行うことができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、第１実施例〜第１６実施例として示し、図面を参照
しながら説明する。

【００１２】［第１実施例］図１は、本発明による第一
の実施例のメモリを示す図である。メモリを高速モード
と低電流モードが取れるように構成し、低電流モード移
行命令で全体を低電流モードにし、高速モード移行命令
で全体を高速モードにする例を示している。すなわち、
本実施例のメモリは、メモリを消費電流は多いが高速ア
クセス可能な高速動作状態（高速大電流モード１または
高速モードメモリマップ１と呼称し以下、高速モードと
略す）と、メモリを高速動作状態よりも低速ではあるが
消費電流が少なく動作する低電流動作状態（低電流低速
モード２または低電流モードメモリマップ２と呼称し、
以下、低電流モードと略す）とが取れるように構成した
物である。

【００１３】具体的には、本発明によるメモリは、低電
流モード移行命令３または高速モード移行命令４を指示
する指示手段（物理的指示手段であっても 論理的指示
手段であってもよい）と、 該指示手段によって当該メ
モリの低電流モード移行命令３による低電流モード２の
選択と、高速モード移行命令４による高速モード１の選
択とが切り替えられる切替手段と、でもって実行する
「高速動作状態または低速動作状態の切替」の対応が可
能なる機能を、メモリ自体に持たせて、無駄な電流消費
を回避するものである。

【００１４】従って、本発明によるメモリの特徴は、消
費電流は多いが高速にアクセス可能な高速モード１と、
高速モード１よりも低速でのアクセスとなるが消費電流
の少ない低電流モード２とを有し、メモリ外からの要求
としての両移行命令３，４に従って、高速モードでメモ
リを動作させるか低電流モードでメモリを動作させるか
を制御する手段（すなわち、選択が可能である手段）を
有するメモリである点にある。そして、制御する手段の
一例としては、次に述べる第２実施例の構成要素３２，
３３が該当する。

【００１５】［第２実施例］図２は、本発明による一実
施例の半導体メモリを示す図である。図１に示す第一の
実施例のメモリを用いて、全体切替方式の半導体メモリ
の構成に適用したものである。すなわち、モード切替の
指示手段としてレジスタ３３を用いた具体例を示してい
る。図２において、構成要素２５から３０までは、従来
技術と同じであり、構成要素３２，３３が本発明による
追加部分である。

【００１６】レジスタ３３は指示信号８１として、図１
に示したように低電流モード移行命令３が与えられるこ
とにより第１の値、例えば“０”をとり、指示信号８１
として高速モード移行命令４が与えられることにより第
２の値、例えば“１”をとるものとする。そして、高速
モード(レジスタ３３の値が第２の値、例えば“１”)の
時は、センスアンプ２９が動作し、センスアンプ用のバ
イパス回路３２は動作しないような構成にする。

【００１７】即ち、高速モードの場合は、半導体メモリ
９０において、従来技術と同様に、メモリ外部より入力
された入力信号としてのアドレス信号７０をワード線デ
コーダ２５がデコードし、その信号によって、メモリセ
ル２７の該当信号線が選択されて、１ワード分の信号が
ビット線マルチプレクサ２８に送られる。

【００１８】次に、アドレス信号７０をビット線デコー
ダ２６がデコードし、その信号により、ビット線マルチ
プレクサ２８は該当アドレスの信号をセンスアンプ２９
に送る。そして、高速で電流消費量の大きいセンスアン
プ２９は、送られてきた信号を増幅して出力バッファ３
０に送り、出力バッファ３０は出力信号８０をメモリ外
へ出力する。

【００１９】一方、低電流モード（レジスタ３３の値が
第１の値、例えば“０”）の場合は、センスアンプ２９
の動作を止め、バイパス回路３２を動作させることによ
り、該当アドレスの信号はビット線マルチプレクサ２８
からバイパス回路３２を経由して出力バッファ３０に直
接送られる。この時、電流消費量の大きいセンスアンプ
２９が動作しないことにより、低速ではあるが消費電流
が小さくなるという効果が得られる。

【００２０】尚、ここで、レジスタ３３の値としてのレ
ジスタ信号をレジスタ３３からメモリ外への識別信号８
２として読み出せる確認手段の構成にしておけば、どち
らのモードになっているかを確認することが出来る。

【００２１】ここで識別信号８２を出力する部位はレジ
スタ３３以外であっても可である。この確認手段を設け
ることによって第１５実施例，第１６実施例として後述
するように、メモリの速度と同期してＣＰＵの速度を変
化させることが可能となる。また、レジスタ３３はメモ
リの外に構成されていても良い。

【００２２】［第３実施例］図３は、本発明による第二
の実施例のメモリを示す図である。メモリを高速モード
と低電流モードが取れるように構成し、アドレスによっ
て複数に分割されたメモリブロック毎に、どちらのモー
ドをとるか選択できるように構成した例を示している。
即ち、本実施例では、メモリを高速モードと低電流モー
ドが取れるように構成し、かつ、アドレス対応で複数の
領域に分割し、その領域毎に、なんらかの指示手段（物
理的指示手段であっても論理的指示手段であってもよ
い）でどちらのモードをとるか決定するものである。す
なわち、メモリ外において指定した高速モードか低電流
モードかの「メモリが有するいずれかの領域」で、メモ
リ動作を実行するメモリである。

【００２３】ここで、分割数Ｌで第ｍ領域と第ｎ領域が
高速モード、その他の領域が低電流モードの例を示す。
また、分割した領域のそれぞれの大きさ（メモリ領域
の大きさ）は同じでもよいし、違っていても可である。

【００２４】即ち、本発明によるメモリの他の特徴は、
消費電流は多いが高速にアクセス可能な高速モードと、
高速モードよりも低速でのアクセスとなるが消費電流の
少ない低電流モードとの機能を備え、メモリ外からの指
示にしたがって、アドレスに対応して複数に分割された
メモリブロック毎に、前記高速モードで動作させるか前
記低電流モードで動作させるかのどちらかのメモリ動作
を実行することにある。

【００２５】本実施例の構成を取ることにより、低電流
モードにする領域の大きさや位置を本発明のメモリを使
用する使用者が決定できるため、プログラミングに対す
る自由度が大きくなると言う効果が得られる。

【００２６】以上の第１実施例〜第３実施例を纏めれ
ば、本発明によるメモリの基本とする特徴は、消費電流
は多いが高速にアクセス可能な高速モードと、高速モー
ドよりも低速でのアクセスとなるが消費電流の少ない低
電流モードとを有することにある。

【００２７】［第４実施例］図４は、本発明による第三
の実施例のメモリを示す図である。メモリを高速モード
と低電流モードが取れるように構成し、アドレスによっ
て複数に分割されたメモリブロック毎に、レジスタのビ
ットと１対１で、どちらのモードをとるか選択できるよ
うに構成した例、換言すれば、モード切換の指示手段と
してレジスタ２３を用いて、第二の実施例のメモリを具
体化した例を示している。

【００２８】即ち、図４に、モード切換レジスタ２３
（以下レジスタ）とメモリ領域２２の対応関係が示され
ている。本実施例ではメモリ領域を８個の領域に分割
し、８ビットレジスタ２３の各ビットとその領域を１対
１に対応させ、レジスタの値が第１の値、例えば“０”
のときは対応するメモリ領域を低電流モードにし、レジ
スタの値が第２の値、例えば“１”のときは対応するメ
モリ領域を高速モードにするものとする。尚、このレジ
スタの値とメモリのモードの関係は逆でも可である。

【００２９】また、レジスタ２３の値をメモリ外への識
別信号８２として（例えば、ＣＰＵへ）読み出せるよう
にしておけば、今どの領域がどちらのモードになってい
るかの確認手段となる。

【００３０】［第５実施例］図５は、本発明による他の
実施例の半導体メモリを示す図である。すなわち、図４
に示す第三の実施例のメモリを用いて、部分切替方式の
半導体メモリの構成に適用したものである。図５におい
て構成要素２５から３０までが従来技術と同じであり、
構成要素３２，３３，３４が本発明による追加部分であ
る。

【００３１】アクセスしようとするメモリ領域が、高速
モード設定（レジスタ３３の対応ビットの値が第２の
値、例えば“１”）の時は、デコーダ３４が入力信号と
してのアドレス信号７０のうち必要なビット（メモリ領
域を８等分した場合は、上位３ビット）とレジスタ３３
の対応ビットの演算を行い、センスアンプ２９を動作さ
せ、バイパス回路３２を動作させないような構成にす
る。

【００３２】即ち、高速モード設定の場合は、半導体メ
モリにおいて、従来技術と同様に、メモリ外部より入力
されたアドレス信号７０をワード線デコーダ２５がデコ
ードし、その信号によって、メモリセル２７の該当信号
線が選択され、１ワード分の信号がビット線マルチプレ
クサ２８に送られる。次に、アドレス信号７０をビット
線デコーダ２６でデコードし、その信号によりビット線
マルチプレクサ２８は該当アドレスの信号をセンスアン
プ２９に送る。そして、高速で電流消費量の大きいセン
スアンプ２９は、その信号を増幅して出力バッファ３０
に送り、出力バッファ３０はその出力信号８０をメモリ
外へ出力する。

【００３３】一方、アクセスしようとするメモリ領域
が、低電流モード設定（レジスタ３３の対応ビットの値
が第１の値、例えば“０”）の場合は、デコーダ３４で
アドレス信号７０のうち必要なビットとレジスタ３３の
対応ビットの演算を行って、センスアンプ２９の動作を
止め、バイパス回路３２を動作させることにより、該当
アドレスの信号はビット線マルチプレクサ２８からバイ
パス回路３２を経由して出力バッファ３０に直接送られ
る。このとき、高速で電流消費量の大きいセンスアンプ
が動作しないことになるので、低速ではあるが消費電流
が小さくなるという効果が得られる。

【００３４】［第６実施例］図６は、本発明による第四
の実施例のメモリを示す図である。メモリを高速モード
と低電流モードが取れるように構成し、アドレスによっ
て複数に分割されたメモリブロック毎に、どちらのモー
ドを取るか固定した例を示している。すなわち、本実施
例はメモリをアドレス対応で高速モード部分７，９と低
電流モード部分８，１０とになるように構成し、メモリ
自体ではモードの切換を行わない例である。なお、高速
モード部分７，９と低電流モード部分８，１０の大き
さ、分割数、並べる順序は任意に設定できるものとす
る。

【００３５】本実施例の構成の場合は、モードの切替の
ためのメモリの外部からの入力信号やそれを保持してお
くレジスタが不要となる。その為に、回路規模が小さく
なり回路が小さくなった分だけ消費電流が少なくなると
いう利点がある。

【００３６】［第７実施例］図７は、本発明による第五
の実施例のメモリを示す図である。第７実施例において
はメモリを高速域（高速大電流領域）１１と低電流域
（低速低電流領域）１２に分けて構成し、かつ、同一ア
ドレスに割り当てるように構成し、アドレスによって複
数に分割されたメモリブロック毎に、どちらのブロック
をアクティブにするかを決める例を示している。すなわ
ち、本実施例はメモリを高速域１１と低電流域１２に分
け、かつ、同一アドレスに割り当てる構成とし、アドレ
スによって複数に分割されたメモリブロック毎に、高速
モードと低電流モードのどちらのモードとして使用する
かを決める（換言すれば、どちらかのメモリ動作を実行
する）例である。なお、本第７実施例は、第二の実施例
を拡張したものであると言える。

【００３７】本実施例の構成の場合は、高速域と低電流
域はそれぞれの領域における性能を最適化することが可
能である。その為に最も良い性能とする、即ち、最高効
率での動作させることを可能とする利点がある。

【００３８】［第８実施例］図８は、本発明による一実
施例のマイコンを示す図である。シングルチップマイコ
ンの構成イメージを示している。第８実施例を示す図８
においてメモリ内蔵シングルチップマイコンはＣＰＵ５
６と、電流モード切換用のレジスタ５７と、ＲＯＭ５８
と、ＲＡＭ５９と、周辺回路６０と、アドレスバス６１
と、データバス６２とを含み構成される。尚レジスタ５
７は、ＲＡＭ５９のみまたはROM58 のみまたはＲＯＭと
ＲＡＭの両方を、高速モードまたは低電流モードとして
切換が可能なように構成する。またこのＣＰＵ５６を、
高速動作モードと低電流動作モードを持つように構成し
てもよい。

【００３９】本実施例では、レジスタ５７が兼用され、
簡素化されると言う利点がある。

【００４０】［第９実施例］本発明による第９実施例
（図示省略）は、本発明によるメモリと、マイコンとを
組み合わせたマイコンシステムの一実施例である。本実
施例では、メモリは高速モードと低電流モードとが取
れ、マイコンは高速処理モードと低速処理モードが取れ
るように構成されている。マイコンが高速処理モードに
設定された時には、自動的にメモリに対して高速モード
移行信号（即ち、指示信号）を発信するように構成する
ことにより、該指示信号を受信したメモリは、メモリ自
体の動作を自動的に高速モードへ移行するものである。

【００４１】一方、マイコンが低速モードに設定された
ときには、自動的にメモリに対し低電流モード移行信号
を発生するように構成することにより、該指示信号を受
信したメモリは、メモリ自体の動作を自動的に低速モー
ドへ移行するものである。

【００４２】すなわち、マイコンは、高速処理モードと
低速処理モードとの機能を有し、当該マイコンが選択信
号（即ち、指示信号）を本発明によるメモリに発信し
て、高速処理モードのときはメモリを高速モードとし、
かつ、低速処理モードのときは、メモリを低電流モード
とする手段を有することに特徴がある。

【００４３】本第９実施例の場合は、マイコンの動作モ
ードを決める信号とメモリのモードを決める信号を兼用
できるため、回路規模が小さくなり回路が小さくなった
分だけ消費電流が少なくなると言う利点がある。

【００４４】［第１０実施例］本発明による第１０実施
例（図示省略）は、本発明によるメモリと、マイコンと
を組み合わせたマイコンシステムの他の実施例である。
本実施例では、メモリは高速モードと低電流モードとが
取れ、マイコンは高速処理モードと低速処理モードが取
れるように構成されている。そして、高速モードに設定
されているメモリ領域がアクセスされると、予めレジス
タ設定手段などと言った何らかの手段により、自動的に
マイコン自身に対して高速処理モードへの移行信号が送
られて、当該マイコンが高速処理モードとなるように構
成する。

【００４５】一方、同様なレジスタ設定手段などによ
り、低電流モードに設定されているメモリ領域がアクセ
スされると、自動的にマイコン自身に対し低速処理モー
ドへの移行信号が送られ、当該マイコンが低速処理モー
ドとなるように構成する。

【００４６】すなわち、マイコンは、高速処理モードと
低速処理モードとの機能を有し、当該マイコンが本発明
によるメモリに対して、高速モードのメモリ領域をアク
セスすると、当該マイコン自体を自動的に高速モードと
し、かつ、メモリに対して低電流モードのメモリ領域を
アクセスすると、当該マイコン自体を自動的に低電流モ
ードとする手段を有することに特徴がある。

【００４７】第１０実施例の場合は、マイコンの動作モ
ードを変更するために動作モード変更命令を実施する必
要がないため、ソフトウエアを簡単にすることが可能と
なると言う利点がある。

【００４８】［第１１実施例］図９は、本発明による第
六の実施例のメモリを示す図である。消費電流は多いが
高速に動作する領域（高速動作領域２０）とこの領域よ
りも低速ではあるが消費電流の少ない領域（低電流動作
領域２１）とを有するメモリ（即ち、単体メモリまたは
メモリシステム）であって、メモリ外からの要求に応じ
て、高速モードの場合には、高速に動作する領域をアク
ティブ状態（読み書きが可能な状態）にし、低電流領域
はアクティブまたは非アクティブ状態(内容保持のみ可
能な状態)に切り替え、低電流モードの場合には、高速
に動作する領域を非アクティブにして低電流領域のみア
クティブ状態に切り替える手段を設けた例を示してい
る。

【００４９】すなわち、本実施例のメモリは、それぞれ
に高速動作領域２０と低電流動作領域２１との両領域を
有する、一方の高速モードメモリマップ１８と、他方の
低電流モードメモリマップ１９から構成され、高速モー
ドの時は、高速モードメモリマップに示すように高速動
作領域２０をアクティブにして、該高速動作領域２０を
使用して動作し、低電流モードの時は、低電流モードメ
モリマップ１９に示すように高速動作領域２０を非アク
ティブにして、低電流動作領域２１でのみ動作するよう
に、切り替える手段を設けたものである。

【００５０】尚、低電流領域２１は高位または低位のど
のメモリアドレスにあってもよい。本実施例の構成で
は、高速モードの時は、一部に低電流動作領域があるた
め全領域を高速動作領域としたときと比べ、消費電流が
少ないという利点がある。また、低電流モードでは、高
速動作領域を非アクティブとすることにより、更に消費
電流を低減できるという利点もある。

【００５１】［第１２実施例］本発明による第１２実施
例（図示省略）は、上記第１実施例ないし第１１実施例
のうちの１つの実施例において、高速モードと低電流モ
ードの切換手段としてレジスタ，入出力ポートアドレ
ス，メモリアドレス，出力ポート，入出力ポートなど
（以下、これらをまとめて「レジスタ等」という）を用
いるもので、このレジスタ等への書き込み値によって、
高速モードと低電流モードに設定する領域の組み合わせ
を決定する構成である。また、このレジスタ等からの読
み込み値によって、高速モードと低電流モードに設定さ
れた領域の組み合わせを検出するように構成することも
可能である。

【００５２】［第１３実施例］本発明による第１３実施
例（図示省略）は、第１実施例ないし第１１実施例のう
ちの１つの実施例において、高速モードと低電流モード
の切換手段として「レジスタ等」を用いて、これに加え
て、該レジスタ等への書き込み時に全体（本発明による
メモリまたはマイコン）を高速モードに切り替え、読み
込み時に全体を低電流モードへ切り替える構成とする
か、または、該レジスタなどへの読み込みで全体を高速
モードに切り替え、書き込みで全体を低電流モードへ切
り替える構成とするものである。

【００５３】［第１４実施例］本発明による第１４実施
例（図示省略）は、第１実施例ないし第１１実施例のう
ちの１つの実施例のメモリまたはマイコンを採用する場
合であり、高速モードと低電流モードの切換のために該
マイコンの命令コードにモード切替命令を入れておく構
成である。

【００５４】［第１５実施例］図１０は、本発明による
一実施例のセンスアンプを示す図である。第１５実施例
は、消費電流切替可能なセンスアンプの構成例（その
１）である。本実施例は「メモリの出力を増幅して信号
の出力速度を早くする方式のセンスアンプの回路」の一
例である。構成要素３５から４６が従来技術と同じであ
り、構成要素４７，４８が本発明による追加部分であ
る。第１のPMOS36と第２のPMOS37のソースを電源Ｖｃｃ
３５に接続し、第１のPMOS36のドレインと第１のNMOS38
のドレインと第２のPMOS37のゲートを接続して正相出力
端子Ｏ１からの出力信号４２とし、第２のPMOS37のドレ
インと第２のNMOS39のドレインと第１のPMOS36のゲート
を接続して逆相出力端子Ｏ２からの出力信号４３とす
る。

【００５５】そして、第１のNMOS38のソースと第２のNM
OS39のソースと第３のNMOS40のドレインと第４のNMOS47
のドレインを接続し、第３のNMOS40のソースと第４のNM
OS47のソースを接地４１に接続し、第１のNMOS38のゲー
トを正相入力信号ｄ１としての入力信号４４とし、第２
のNMOS39のゲートを逆相入力信号ｄ２としての入力信号
４５とし、第３のNMOS40のゲートをセンスアンプイネー
ブル信号ＳＡ１ ４６とし、第４のNMOS47のゲートをセ
ンスアンプイネーブル信号ＳＡ２ ４８とする。

【００５６】即ち、前述した識別信号８２を利用するこ
とによって、高速モードではＳＡ１４６とＳＡ２ ４８
を共にセンスアンプイネーブル信号として用い、低電流
モードではＳＡ２ ４８を常に“Ｌ”レベルとしてＳＡ
１のみをセンスアンプイネーブル信号として用いる。こ
のように構成することにより、高速モードと比較して、
低電流モードでの消費電流を低減することが可能とな
る。

【００５７】［第１６実施例］図１１は、本発明による
他の実施例のセンスアンプを示す図である。第１６実施
例は、消費電流切替可能なセンスアンプの構成例（その
２）である。本実施例は「メモリの出力を増幅して信号
の出力速度を早くする方式のセンスアンプの回路」の他
の例である。

【００５８】第１のPMOS49のソースを電源Ｖｃｃ３５に
接続し、第１のPMOS49のドレインを既知のセンスアンプ
回路５３の電源として接続し、第１の抵抗５１の一端を
電源Ｖｃｃ３５に接続し、第１の抵抗５１の他端と第２
の抵抗５２の一端と第１のPMOS49のゲートと第１のNMOS
50のドレインを接続して電流制御信号電位５４とし、第
２の抵抗５２の他端と第１のNMOS50のソースを接地４１
に接続し、第１のNMOS50のゲートをモード設定レジスタ
５５に接続する。

【００５９】このように構成することにより、前述した
識別信号８２を利用することによって、モード設定レジ
スタ５５が第１の値（または、第１の電位）、例えば
“０”（低電流モード）のときは、第１のNMOS50がオフ
し、電流制御信号電位５４が第１の抵抗５１と第２の抵
抗５２の抵抗比によって決まる中間電位となり第１のPM
OS49のオン抵抗が大きくなりセンスアンプ５３に流れる
電流が小さくなる。モード設定レジスタ５５が第２の電
位、例えば“１”（高速大電流モード）のときは第１の
NMOS50がオンし、電流制御信号電位５４が接地電位とな
り第１のPMOS49のオン抵抗が最少になりセンスアンプ５
３に流れる電流が最大となる。この事により低電流モー
ドのときはセンスアンプが低速低電流動作を行い、高速
モードのときはセンスアンプが高速大電流で動作を行う
ものである。

【００６０】なお、本実施例にて記載したメモリは、単
体メモリ，メモリシステム，半導体メモリ，メモリチッ
プなどを含み、また、マイコンは、マイコンシステム，
シングルチップマイコンなどを含むものとする。

【００６１】

【発明の効果】本発明によれば、メモリに高速モードと
低電流モードとの動作機能を持たせ、高速モードで動作
させるか低電流モードで動作させるかを指示する手段と
切り替える手段を設けることにより、高速で動作させる
必要のないときには低電流モードにすることによって、
消費電流の低減が図られる。この結果、メモリの消費電
流を必要最小限にすることが可能となり、システムが消
費する電流も必要最小限にすることが可能となる。

【００６２】したがって、電源の小型軽量化が実現で
き、例えば電池駆動のシステムでは電池寿命を最大にす
ることが可能となり、また、電池本数の削減も可能とな
る効果が得られる。

【図面の簡単な説明】

【図１】本発明による第一の実施例のメモリを示す図で
ある。

【図２】本発明による一実施例の半導体メモリを示す図
である。

【図３】本発明による第二の実施例のメモリを示す図で
ある。

【図４】本発明による第三の実施例のメモリを示す図で
ある。

【図５】本発明による他の実施例の半導体メモリを示す
図である。

【図６】本発明による第四の実施例のメモリを示す図で
ある。

【図７】本発明による第五の実施例のメモリを示す図で
ある。

【図８】本発明による一実施例のマイコンを示す図であ
る。

【図９】本発明による第六の実施例のメモリを示す図で
ある。

【図１０】本発明による一実施例のセンスアンプを示す
図である。

【図１１】本発明による他の実施例のセンスアンプを示
す図である。

【符号の説明】

１，１８…高速モードメモリマップ、２，１９…低電流
モードメモリマップ、３…低電流モード移行命令、４…
高速モード移行命令、５，６，２２…メモリマップ、
７，９，１１，２０…高速モード領域（高速域，高速動
作領域）、８，１０，１２，２１…低電流モード領域
（低電流域，低電流動作領域）、１３…メモリマップイ
メージ、２３，３３，５５…モード指示用レジスタ、２
５…ワード線デコーダ、２６…ビット線デコーダ、２７
…メモリセル、２８…ビット線マルチプレクサ、２９…
センスアンプ、３０…出力バッファ、３２…バイパス回
路、３５…電源Ｖｃｃ、３６，３７，４９…ＰＭＯＳ、
３８，３９，４０，４７，５０…ＮＭＯＳ、４１…接
地、４２，４３，８０…出力信号、４４，４５，７０…
入力信号（アドレス信号）、４６，４８…センスアンプ
イネーブル信号、５１，５２…抵抗、５３…センスアン
プ回路、５６…ＣＰＵ、５７…レジスタ、５８…ＲＯ
Ｍ、５９…ＲＡＭ、６０…周辺回路、６１…アドレスバ
ス、６２…データバス、８１…指示信号、８２…識別信
号、９０…半導体メモリ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 Ａ

Claims (9)

【特許請求の範囲】
1. 【請求項１】消費電流は多いが高速にアクセス可能な高
   速モードと、低速でのアクセスとなるが消費電流の少な
   い低電流モードとを有することを特徴とするメモリ。
2. 【請求項２】消費電流は多いが高速にアクセス可能な高
   速モードと、低速でのアクセスとなるが消費電流の少な
   い低電流モードとを有し、メモリ外からの要求にしたが
   って前記高速モードで動作させるか前記低電流モードで
   動作させるかを制御する手段を有することを特徴とする
   メモリ。
3. 【請求項３】消費電流は多いが高速にアクセス可能な高
   速モードと、低速でのアクセスとなるが消費電流の少な
   い低電流モードとの機能を備え、メモリ外からの指示に
   したがって、アドレスに対応して複数に分割されたメモ
   リブロック毎に、前記高速モードで動作させるか前記低
   電流モードで動作させるかのどちらかのメモリ動作を実
   行することを特徴とするメモリ。
4. 【請求項４】請求項２または請求項３において、制御さ
   れた前記モードの種類を表わす識別信号を出力する手段
   を有することを特徴とするメモリ。
5. 【請求項５】消費電流は多いが高速にアクセス可能な高
   速領域と、低速でのアクセスとなるが消費電流の少ない
   低電流領域とを備え、メモリ外からの要求に応じて前記
   高速モード領域をアクティブにするまたは非アクティブ
   にする切り替えを実行する手段を有することを特徴とす
   るメモリ。
6. 【請求項６】請求項１ないし請求項５のいずれか１項記
   載のメモリを内蔵することを特徴とするマイコン。
7. 【請求項７】請求項６において、前記マイコンは高速処
   理モードと低速処理モードとの機能を有し、当該マイコ
   ンが選択信号を前記メモリに発信して、前記高速処理モ
   ードのときは、前記メモリを前記高速モードとし、か
   つ、前記低速処理モードのときは、前記メモリを前記低
   電流モードとする手段を有することを特徴とするマイコ
   ン。
8. 【請求項８】請求項６において、前記マイコンは高速処
   理モードと低速処理モードとの機能を有し、当該マイコ
   ンが前記メモリに対して前記高速モードのメモリ領域を
   アクセスすると、当該マイコン自体を自動的に前記高速
   モードとし、かつ、前記メモリに対して前記低電流モー
   ドのメモリ領域をアクセスすると、当該マイコン自体を
   自動的に前記低電流モードとする手段を有することを特
   徴とするマイコン。
9. 【請求項９】メモリセルと、 外部から入力されるアドレス信号に対応する、前記メモ
   リセルのアドレスからの信号を選択して出力するマルチ
   プレクサと、 前記マルチプレクサからの信号を増幅して出力するとセ
   ンスアンプと、 前記センスアンプからの信号を外部へ出力する出力バッ
   ファと、 前記マルチプレクサからの信号を、前記センスアンプを
   通さずに前記出力バッファへ送るバイパス回路と、を備
   え、 外部からの指セ信号に応じて、センスアンプが動作しか
   つバイパス回路が動作しない高速モードと、バイパス回
   路が動作してセンスアンプが動作しない低電流モードと
   を有することを特徴とする半導体メモリ。