JPH11212863A - 命令メモリ回路 - Google Patents
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- JPH11212863A JPH11212863A JP10010507A JP1050798A JPH11212863A JP H11212863 A JPH11212863 A JP H11212863A JP 10010507 A JP10010507 A JP 10010507A JP 1050798 A JP1050798 A JP 1050798A JP H11212863 A JPH11212863 A JP H11212863A
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- 230000004044 response Effects 0.000 claims abstract description 34
- 239000000872 buffer Substances 0.000 claims abstract description 23
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- 239000008186 active pharmaceutical agent Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002779 inactivation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】高速で効率の良い命令アクセスを実現するとと
もに消費電流の増加を抑制する。 【解決手段】内部命令メモリ１０１Ａが、それぞれ独立
にアクセス可能なメモリブロック１１，２１，３１，４
１を備える。
もに消費電流の増加を抑制する。 【解決手段】内部命令メモリ１０１Ａが、それぞれ独立
にアクセス可能なメモリブロック１１，２１，３１，４
１を備える。
Description
【０００１】
【発明の属する技術分野】本発明は命令メモリ回路に関
し、特に信号処理プロセッサ等における書き込み可能な
内蔵命令メモリとして用いられる命令メモリ回路に関す
る。
し、特に信号処理プロセッサ等における書き込み可能な
内蔵命令メモリとして用いられる命令メモリ回路に関す
る。
【０００２】
【従来の技術】従来、この種の命令メモリ回路は、例え
ば、ＮＥＣデータブックＬＳＩ（ＤＳＰ／音声），日本
電気（株），１９９６年１月，第３１７〜３１８頁（文
献１）に示されるように、信号処理プロセッサ等におい
て、書き込み可能な内蔵命令メモリとして用いられてい
る。
ば、ＮＥＣデータブックＬＳＩ（ＤＳＰ／音声），日本
電気（株），１９９６年１月，第３１７〜３１８頁（文
献１）に示されるように、信号処理プロセッサ等におい
て、書き込み可能な内蔵命令メモリとして用いられてい
る。
【０００３】文献１記載の従来の命令メモリ回路をブロ
ックで示す図５を参照すると、この従来の命令メモリ回
路は、信号処理回路（ＤＳＰ）１０に内蔵され内部メモ
リ読出信号ＲＩの制御に応答して内部命令アドレスＡＩ
指定のメモリセルの命令コードＤＩを読出し命令書込信
号Ｗの制御に応答して内部命令アドレスＡＩ指定のメモ
リセルに外部命令メモリに格納された命令コードを格納
する内部命令メモリ１０１と、命令アドレスＡＰと内部
メモリ読出信号ＲＩとメモリ選択信号ＳＭと外部メモリ
の読出制御信号ＲＰとを発生するプログラムカウンタ１
と、外部からの命令取込命令ＣＷの供給に応答して命令
取込アドレスＡＷと命令書込信号Ｗとメモリ読出信号Ｒ
を発生する命令取込アドレス発生回路２と、命令書込信
号Ｗの制御に応答して命令取込アドレスＡＷと命令アド
レスＡＰとのいずれか一方を外部命令アドレスＡＥとし
て選択するセレクタ３と、読出制御信号ＲＰ，Ｒの論理
和をとり外部命令メモリ８の読出制御信号ＲＥを出力す
るＯＲ回路４と、外部命令メモリ８の出力命令コードＤ
Ｅをラッチしラッチ命令コードＤＬを出力するラッチ５
と、メモリ選択信号ＳＭの制御に応答して内部命令メモ
リ１０１からの読出命令コードＤＩとラッチ命令コード
ＤＬとのいずれか一方を選択命令コードＤＳとして選択
し命令デコーダ７に出力するセレクタ６と、選択命令コ
ードＤＳをデコードして命令を実行する命令デコーダ７
と、ＤＳＰ１０の外部に設けられ格納命令データを読出
制御信号ＲＥの制御に応答して外部命令アドレスＡＥの
指定アドレスのメモリセルに命令データＤＥを読出す外
部命令メモリ８と、内部メモリ読出信号ＲＩの制御に応
答して内部命令メモリ１０１からの出力命令データＤＩ
の出力の接断を行うスリーステートバッファ１２と、命
令書込信号Ｗの制御に応答して内部命令メモリ１０１へ
の命令データＤＥの入力の接断を行うスリーステートバ
ッファ１３と、命令書込信号Ｗの制御に応答して命令取
込アドレスＡＷと命令アドレスＡＰとのいずれか一方を
内部命令アドレスＡＩとして選択するセレクタ１４とを
備える。
ックで示す図５を参照すると、この従来の命令メモリ回
路は、信号処理回路（ＤＳＰ）１０に内蔵され内部メモ
リ読出信号ＲＩの制御に応答して内部命令アドレスＡＩ
指定のメモリセルの命令コードＤＩを読出し命令書込信
号Ｗの制御に応答して内部命令アドレスＡＩ指定のメモ
リセルに外部命令メモリに格納された命令コードを格納
する内部命令メモリ１０１と、命令アドレスＡＰと内部
メモリ読出信号ＲＩとメモリ選択信号ＳＭと外部メモリ
の読出制御信号ＲＰとを発生するプログラムカウンタ１
と、外部からの命令取込命令ＣＷの供給に応答して命令
取込アドレスＡＷと命令書込信号Ｗとメモリ読出信号Ｒ
を発生する命令取込アドレス発生回路２と、命令書込信
号Ｗの制御に応答して命令取込アドレスＡＷと命令アド
レスＡＰとのいずれか一方を外部命令アドレスＡＥとし
て選択するセレクタ３と、読出制御信号ＲＰ，Ｒの論理
和をとり外部命令メモリ８の読出制御信号ＲＥを出力す
るＯＲ回路４と、外部命令メモリ８の出力命令コードＤ
Ｅをラッチしラッチ命令コードＤＬを出力するラッチ５
と、メモリ選択信号ＳＭの制御に応答して内部命令メモ
リ１０１からの読出命令コードＤＩとラッチ命令コード
ＤＬとのいずれか一方を選択命令コードＤＳとして選択
し命令デコーダ７に出力するセレクタ６と、選択命令コ
ードＤＳをデコードして命令を実行する命令デコーダ７
と、ＤＳＰ１０の外部に設けられ格納命令データを読出
制御信号ＲＥの制御に応答して外部命令アドレスＡＥの
指定アドレスのメモリセルに命令データＤＥを読出す外
部命令メモリ８と、内部メモリ読出信号ＲＩの制御に応
答して内部命令メモリ１０１からの出力命令データＤＩ
の出力の接断を行うスリーステートバッファ１２と、命
令書込信号Ｗの制御に応答して内部命令メモリ１０１へ
の命令データＤＥの入力の接断を行うスリーステートバ
ッファ１３と、命令書込信号Ｗの制御に応答して命令取
込アドレスＡＷと命令アドレスＡＰとのいずれか一方を
内部命令アドレスＡＩとして選択するセレクタ１４とを
備える。
【０００４】次に、図５及び各信号波形をタイムチャー
トで示す図６を参照して、従来の命令メモリ回路の動作
について説明すると、この種の命令メモリ回路では、通
常、外部命令メモリ８としては大容量のメモリを使用す
るため、その処理速度は内部命令メモリ１０１の処理速
度よりもはるかに遅い。したがって、外部命令メモリ８
は動作クロックとして、内部動作用のクロックＣＫＩの
２倍の周期のクロックＣＫＥを用いる。
トで示す図６を参照して、従来の命令メモリ回路の動作
について説明すると、この種の命令メモリ回路では、通
常、外部命令メモリ８としては大容量のメモリを使用す
るため、その処理速度は内部命令メモリ１０１の処理速
度よりもはるかに遅い。したがって、外部命令メモリ８
は動作クロックとして、内部動作用のクロックＣＫＩの
２倍の周期のクロックＣＫＥを用いる。
【０００５】まず、内部命令メモリ１０１からの命令コ
ード読出動作について説明すると、プログラムカウンタ
１は、読出信号ＲＩを活性化し、内部命令メモリ１０１
を読出状態とするとともにスリーステートバッファ１２
を活性化（導通）する。一方命令取込アドレス発生回路
２からの書込信号Ｗの非活性状態に応答してセレクタ１
４は命令アドレスＡＰを選択し、アドレスＡＩとして内
部命令メモリ１０１に供給する。内部命令メモリ１０１
は、命令アドレスＡＰ／ＡＩで指定された命令コードＤ
Ｉを、活性化したスリーステートバッファ１２を経由し
てセレクタ６に供給する。セレクタ６はメモリ選択信号
ＳＭの制御に応答して命令コードＤＩを選択命令コード
ＤＳとして選択し、命令デコーダ７に供給する。命令デ
コーダ７は選択命令コードＤＳをデコードし命令を実行
する。
ード読出動作について説明すると、プログラムカウンタ
１は、読出信号ＲＩを活性化し、内部命令メモリ１０１
を読出状態とするとともにスリーステートバッファ１２
を活性化（導通）する。一方命令取込アドレス発生回路
２からの書込信号Ｗの非活性状態に応答してセレクタ１
４は命令アドレスＡＰを選択し、アドレスＡＩとして内
部命令メモリ１０１に供給する。内部命令メモリ１０１
は、命令アドレスＡＰ／ＡＩで指定された命令コードＤ
Ｉを、活性化したスリーステートバッファ１２を経由し
てセレクタ６に供給する。セレクタ６はメモリ選択信号
ＳＭの制御に応答して命令コードＤＩを選択命令コード
ＤＳとして選択し、命令デコーダ７に供給する。命令デ
コーダ７は選択命令コードＤＳをデコードし命令を実行
する。
【０００６】次に、内部命令メモリ１０１への命令書込
動作について説明すると、外部からの命令取込命令ＣＷ
の供給に応答して命令取込アドレス発生回路２は、書込
信号Ｗを活性化し、内部命令メモリ１０１を書込状態と
するとともにスリーステートバッファ１３を活性化す
る。また、命令取込アドレスＡＷを出力する。この書込
信号Ｗの活性化に応答してセレクタ１４は、命令取込ア
ドレス発生回路２が出力する命令取込アドレスＡＷを選
択し、アドレスＡＩとして内部命令メモリ１０１に供給
する。同時に、セレクタ３も命令取込アドレスＡＷを選
択し、アドレスＡＥとして外部命令メモリ８に供給す
る。外部命令メモリ８はアドレスＡＷで指定された命令
コードＤＥを出力し、内部命令メモリ１０１は活性化し
たスリーステートバッファ１３を経由してこの命令コー
ドＤＥを取込み、格納（書込）する。
動作について説明すると、外部からの命令取込命令ＣＷ
の供給に応答して命令取込アドレス発生回路２は、書込
信号Ｗを活性化し、内部命令メモリ１０１を書込状態と
するとともにスリーステートバッファ１３を活性化す
る。また、命令取込アドレスＡＷを出力する。この書込
信号Ｗの活性化に応答してセレクタ１４は、命令取込ア
ドレス発生回路２が出力する命令取込アドレスＡＷを選
択し、アドレスＡＩとして内部命令メモリ１０１に供給
する。同時に、セレクタ３も命令取込アドレスＡＷを選
択し、アドレスＡＥとして外部命令メモリ８に供給す
る。外部命令メモリ８はアドレスＡＷで指定された命令
コードＤＥを出力し、内部命令メモリ１０１は活性化し
たスリーステートバッファ１３を経由してこの命令コー
ドＤＥを取込み、格納（書込）する。
【０００７】次に、外部命令メモリからの命令読出動作
について説明すると、プログラムカウンタ１は読出制御
信号ＲＰを、命令取込アドレス発生回路２はメモリ読出
信号Ｒをそれぞれ出力し、ＯＲ回路４に供給する。ＯＲ
回路４は、これら信号ＲＰ，Ｒの論理和をとり外部命令
メモリ読出信号ＲＥを出力し、外部命令メモリ８を読出
状態とする。また、セレクタ３は、書込信号Ｗの非活性
化に応答してプログラムカウンタ１の出力する命令アド
レスＡＰを外部メモリアドレスＡＥとして選択して外部
命令メモリ８へ供給する。外部命令メモリ８は、命令ア
ドレスＡＰで指定された命令コードＤＥを読出し、ラッ
チ５で一旦保持する。セレクタ６はメモリ選択信号ＳＭ
の制御に応答してラッチ５からのラッチ命令コードＤＬ
を選択命令コードＤＳとして選択し、命令デコーダ７に
供給する。命令デコーダ７は選択命令コードＤＳをデコ
ードし命令を実行する。
について説明すると、プログラムカウンタ１は読出制御
信号ＲＰを、命令取込アドレス発生回路２はメモリ読出
信号Ｒをそれぞれ出力し、ＯＲ回路４に供給する。ＯＲ
回路４は、これら信号ＲＰ，Ｒの論理和をとり外部命令
メモリ読出信号ＲＥを出力し、外部命令メモリ８を読出
状態とする。また、セレクタ３は、書込信号Ｗの非活性
化に応答してプログラムカウンタ１の出力する命令アド
レスＡＰを外部メモリアドレスＡＥとして選択して外部
命令メモリ８へ供給する。外部命令メモリ８は、命令ア
ドレスＡＰで指定された命令コードＤＥを読出し、ラッ
チ５で一旦保持する。セレクタ６はメモリ選択信号ＳＭ
の制御に応答してラッチ５からのラッチ命令コードＤＬ
を選択命令コードＤＳとして選択し、命令デコーダ７に
供給する。命令デコーダ７は選択命令コードＤＳをデコ
ードし命令を実行する。
【０００８】以上のように通常、高速処理が必要なプロ
グラムは内部命令メモリ１０１に格納し、低速処理でよ
いプログラムは外部命令メモリ８に格納して使用する。
グラムは内部命令メモリ１０１に格納し、低速処理でよ
いプログラムは外部命令メモリ８に格納して使用する。
【０００９】上述の構成では、内部命令メモリからの命
令実行時には、その内部命令メモリヘの命令書込が同時
に行えない。したがって、内部命令メモリの内容の書換
え中は、この内部命令メモリから命令の実行が不可能で
ある。一方、外部命令メモリから命令を実行する場合に
は、内部命令メモリからの命令実行より遅くなる。
令実行時には、その内部命令メモリヘの命令書込が同時
に行えない。したがって、内部命令メモリの内容の書換
え中は、この内部命令メモリから命令の実行が不可能で
ある。一方、外部命令メモリから命令を実行する場合に
は、内部命令メモリからの命令実行より遅くなる。
【００１０】また、内部命令メモリは高速動作するが、
その代償として、単位メモリ容量当たりの所要チップ面
積が大きく、消費電流が多い。したがって、アクセスの
高速化のため、低速動作の外部命令メモリのアクセス頻
度を少なくするように内部命令メモリを大容量化する
と、命令メモリ回路全体の消費電流が大きくなり、さら
に、チップサイズも大きくなる。
その代償として、単位メモリ容量当たりの所要チップ面
積が大きく、消費電流が多い。したがって、アクセスの
高速化のため、低速動作の外部命令メモリのアクセス頻
度を少なくするように内部命令メモリを大容量化する
と、命令メモリ回路全体の消費電流が大きくなり、さら
に、チップサイズも大きくなる。
【００１１】その理由は、内部命令メモリを大容量化す
ることにより、負荷容量が増え高速動作でかつ頻繁にア
クセスするため、駆動電流値（動作周波数×容量×動作
電圧）が容量増加分に対応して増加するためである。
ることにより、負荷容量が増え高速動作でかつ頻繁にア
クセスするため、駆動電流値（動作周波数×容量×動作
電圧）が容量増加分に対応して増加するためである。
【００１２】
【発明が解決しようとする課題】上述した従来の命令メ
モリ回路は、高速動作する内部命令メモリからの命令実
行時には、その内部命令メモリヘの命令書込が同時に行
えないため、内部命令メモリの内容の書換え中は、この
内部命令メモリから命令の実行が不可能であるいという
欠点があった。
モリ回路は、高速動作する内部命令メモリからの命令実
行時には、その内部命令メモリヘの命令書込が同時に行
えないため、内部命令メモリの内容の書換え中は、この
内部命令メモリから命令の実行が不可能であるいという
欠点があった。
【００１３】また、外部命令メモリから命令を実行する
場合には、内部命令メモリからの命令実行より遅くなる
という欠点があった。
場合には、内部命令メモリからの命令実行より遅くなる
という欠点があった。
【００１４】さらに、低速動作の外部命令メモリのアク
セス頻度を少なくするために、高速動作の内部命令メモ
リを大容量化すると、この大容量化に伴う負荷容量増加
に対応する駆動電流の増加により、消費電流が大きくな
り、さらに、チップサイズも大きくなるという欠点があ
った。
セス頻度を少なくするために、高速動作の内部命令メモ
リを大容量化すると、この大容量化に伴う負荷容量増加
に対応する駆動電流の増加により、消費電流が大きくな
り、さらに、チップサイズも大きくなるという欠点があ
った。
【００１５】本発明の目的は、特に信号処理プロセッサ
等で必要とする高速で効率の良い命令アクセスを実現す
るとともに消費電流の増加を抑制した命令メモリ回路を
提供することにある。
等で必要とする高速で効率の良い命令アクセスを実現す
るとともに消費電流の増加を抑制した命令メモリ回路を
提供することにある。
【００１６】
【課題を解決するための手段】本発明の命令メモリ回路
は、命令コードを格納する外部命令メモリと、予め前記
外部メモリに格納した前記命令コードを格納し高速でこ
の命令の読出及び書換可能な内部命令メモリとを備える
命令メモリ回路において、前記内部命令メモリが、それ
ぞれ独立にアクセス可能な複数のメモリブロックを備え
て構成されている。
は、命令コードを格納する外部命令メモリと、予め前記
外部メモリに格納した前記命令コードを格納し高速でこ
の命令の読出及び書換可能な内部命令メモリとを備える
命令メモリ回路において、前記内部命令メモリが、それ
ぞれ独立にアクセス可能な複数のメモリブロックを備え
て構成されている。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態を図５
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の命令メモリ回路は、従来と共通の命令書込
信号Ｗの制御に応答して命令取込アドレスＡＷと命令ア
ドレスＡＰとのいずれか一方を外部命令アドレスＡＥと
して選択するセレクタ３と、読出制御信号ＲＰ，Ｒの論
理和をとり外部命令メモリ８の読出制御信号ＲＥを出力
するＯＲ回路４と、外部命令メモリ８の出力命令コード
ＤＥをラッチしラッチ命令コードＤＬを出力するラッチ
５と、メモリ選択信号ＳＭの制御に応答して内部メモリ
からの読出命令コードＤＩとラッチ命令コードＤＬとの
いずれか一方を選択命令コードＤＳとして選択し命令デ
コーダ７に出力するセレクタ６と、選択命令コードＤＳ
をデコードして命令を実行する命令デコーダ７と、信号
処理回路（ＤＳＰ）１０Ａの外部に設けられ格納命令デ
ータを読出制御信号ＲＥの制御に応答して外部命令アド
レスＡＥの指定アドレスのメモリセルに命令データＤＥ
を読出す外部命令メモリ８と、内部メモリ読出信号ＲＩ
１の制御に応答して出力命令データＤＩ１の出力の接断
を行うスリーステートバッファ１２と、命令書込信号Ｗ
１の制御に応答してメモリブロック１への命令データＤ
Ｅの入力の接断を行うスリーステートバッファ１３と、
命令書込信号Ｗの制御に応答して命令取込アドレスＡＷ
と命令アドレスＡＰとのいずれか一方を内部命令アドレ
スＡＩ１として選択するセレクタ１４とに加えて、内部
命令メモリ１０１の代わりに内部命令メモリを４分割し
た同一容量のメモリブロック１１，２１，３１及び４１
とを備え内部メモリ読出信号ＲＩ１〜ＲＩ４（総括呼称
ＲＩ）の制御に応答して活性化したメモリブロック対応
の内部命令アドレスＡＩ１〜ＡＩ４（総括呼称ＡＩ）指
定のメモリセルの命令コードＤＩ１〜ＤＩ４（総括呼称
ＤＩ）を読出し命令書込信号号Ｗ１〜Ｗ４（総括呼称
Ｗ）の制御に応答して活性化したメモリブロック対応の
内部命令アドレスＡＩ指定のメモリセルに外部命令メモ
リに格納された命令コードを格納する内部命令メモリ１
０１Ａと、メモリブロック２１の入出力を制御しそれぞ
れスリーステートバッファ１２，１３及びセレクタ１４
対応のスリーステートバッファ２２，２３及びセレクタ
２４と、メモリブロック３１の入出力を制御しそれぞれ
スリーステートバッファ１２，１３及びセレクタ１４対
応のスリーステートバッファ３２，３３及びセレクタ３
４と、メモリブロック４１の入出力を制御しそれぞれス
リーステートバッファ１２，１３及びセレクタ１４対応
のスリーステートバッファ４２，４３及びセレクタ４４
と、プログラムカウンタ１の代わりに各メモリブロック
毎の命令アドレスＡＰと内部メモリ読出信号ＲＩ１〜Ｒ
Ｉ４（総括呼称ＲＩ）とメモリ選択信号ＳＭと外部メモ
リの読出制御信号ＲＰとを発生するプログラムカウンタ
１Ａと、命令取込アドレス発生回路２の代わりに外部か
らの命令取込命令ＣＷの供給に応答して各メモリブロッ
ク毎の命令取込アドレスＡＷと命令書込信号Ｗ１〜Ｗ４
（総括呼称Ｗ）とメモリ読出信号Ｒを発生する命令取込
アドレス発生回路２Ａとを備える。
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の命令メモリ回路は、従来と共通の命令書込
信号Ｗの制御に応答して命令取込アドレスＡＷと命令ア
ドレスＡＰとのいずれか一方を外部命令アドレスＡＥと
して選択するセレクタ３と、読出制御信号ＲＰ，Ｒの論
理和をとり外部命令メモリ８の読出制御信号ＲＥを出力
するＯＲ回路４と、外部命令メモリ８の出力命令コード
ＤＥをラッチしラッチ命令コードＤＬを出力するラッチ
５と、メモリ選択信号ＳＭの制御に応答して内部メモリ
からの読出命令コードＤＩとラッチ命令コードＤＬとの
いずれか一方を選択命令コードＤＳとして選択し命令デ
コーダ７に出力するセレクタ６と、選択命令コードＤＳ
をデコードして命令を実行する命令デコーダ７と、信号
処理回路（ＤＳＰ）１０Ａの外部に設けられ格納命令デ
ータを読出制御信号ＲＥの制御に応答して外部命令アド
レスＡＥの指定アドレスのメモリセルに命令データＤＥ
を読出す外部命令メモリ８と、内部メモリ読出信号ＲＩ
１の制御に応答して出力命令データＤＩ１の出力の接断
を行うスリーステートバッファ１２と、命令書込信号Ｗ
１の制御に応答してメモリブロック１への命令データＤ
Ｅの入力の接断を行うスリーステートバッファ１３と、
命令書込信号Ｗの制御に応答して命令取込アドレスＡＷ
と命令アドレスＡＰとのいずれか一方を内部命令アドレ
スＡＩ１として選択するセレクタ１４とに加えて、内部
命令メモリ１０１の代わりに内部命令メモリを４分割し
た同一容量のメモリブロック１１，２１，３１及び４１
とを備え内部メモリ読出信号ＲＩ１〜ＲＩ４（総括呼称
ＲＩ）の制御に応答して活性化したメモリブロック対応
の内部命令アドレスＡＩ１〜ＡＩ４（総括呼称ＡＩ）指
定のメモリセルの命令コードＤＩ１〜ＤＩ４（総括呼称
ＤＩ）を読出し命令書込信号号Ｗ１〜Ｗ４（総括呼称
Ｗ）の制御に応答して活性化したメモリブロック対応の
内部命令アドレスＡＩ指定のメモリセルに外部命令メモ
リに格納された命令コードを格納する内部命令メモリ１
０１Ａと、メモリブロック２１の入出力を制御しそれぞ
れスリーステートバッファ１２，１３及びセレクタ１４
対応のスリーステートバッファ２２，２３及びセレクタ
２４と、メモリブロック３１の入出力を制御しそれぞれ
スリーステートバッファ１２，１３及びセレクタ１４対
応のスリーステートバッファ３２，３３及びセレクタ３
４と、メモリブロック４１の入出力を制御しそれぞれス
リーステートバッファ１２，１３及びセレクタ１４対応
のスリーステートバッファ４２，４３及びセレクタ４４
と、プログラムカウンタ１の代わりに各メモリブロック
毎の命令アドレスＡＰと内部メモリ読出信号ＲＩ１〜Ｒ
Ｉ４（総括呼称ＲＩ）とメモリ選択信号ＳＭと外部メモ
リの読出制御信号ＲＰとを発生するプログラムカウンタ
１Ａと、命令取込アドレス発生回路２の代わりに外部か
らの命令取込命令ＣＷの供給に応答して各メモリブロッ
ク毎の命令取込アドレスＡＷと命令書込信号Ｗ１〜Ｗ４
（総括呼称Ｗ）とメモリ読出信号Ｒを発生する命令取込
アドレス発生回路２Ａとを備える。
【００１８】次に、図１及び各信号波形をタイムチャー
トで示す図２を参照して本実施の形態の動作について説
明する。
トで示す図２を参照して本実施の形態の動作について説
明する。
【００１９】まず、内部命令メモリ１０１Ａのメモリブ
ロック１からの命令読出と同時のメモリブロック２への
命令書込動作について説明すると、プログラムカウンタ
１Ａは、メモリブロック１１対応の読出信号ＲＩ１を活
性化し、このメモリブロック１１を読出状態とするとと
もにスリーステートバッファ１２を活性化（導通）す
る。一方、命令取込アドレス発生回路２Ａは、外部から
の命令取込命令ＣＷの供給に応答してメモリブロック２
１対応の書込信号Ｗ２を活性化し、このメモリブロック
２１を書込状態とするとともにスリーステートバッファ
２３を活性化する。セレクタ１４は、書込信号Ｗ１の非
活性状態に応答して命令アドレスＡＰを選択し、アドレ
スＡＩ１としてメモリブロック１１に供給する。メモリ
ブロック１１はアドレスＡＩ１の指定する命令コードＤ
Ｉ１を出力し、スリーステートバッファ１２を経由して
セレクタ６に供給する。セレクタ６は、メモリ選択信号
ＳＭの制御に応答して命令コードＤＩ１を選択命令コー
ドＤＳとして選択し、命令デコーダ７に供給する。命令
デコーダ７は選択命令コードＤＳをデコードし命令を実
行する。
ロック１からの命令読出と同時のメモリブロック２への
命令書込動作について説明すると、プログラムカウンタ
１Ａは、メモリブロック１１対応の読出信号ＲＩ１を活
性化し、このメモリブロック１１を読出状態とするとと
もにスリーステートバッファ１２を活性化（導通）す
る。一方、命令取込アドレス発生回路２Ａは、外部から
の命令取込命令ＣＷの供給に応答してメモリブロック２
１対応の書込信号Ｗ２を活性化し、このメモリブロック
２１を書込状態とするとともにスリーステートバッファ
２３を活性化する。セレクタ１４は、書込信号Ｗ１の非
活性状態に応答して命令アドレスＡＰを選択し、アドレ
スＡＩ１としてメモリブロック１１に供給する。メモリ
ブロック１１はアドレスＡＩ１の指定する命令コードＤ
Ｉ１を出力し、スリーステートバッファ１２を経由して
セレクタ６に供給する。セレクタ６は、メモリ選択信号
ＳＭの制御に応答して命令コードＤＩ１を選択命令コー
ドＤＳとして選択し、命令デコーダ７に供給する。命令
デコーダ７は選択命令コードＤＳをデコードし命令を実
行する。
【００２０】セレクタ２４は、書込信号Ｗ２の活性状態
に応答して命令取込アドレスＡＷを選択し、アドレスＡ
Ｉ２としてメモリブロック２１に供給する。同時に、セ
レクタ３も命令取込アドレスＡＷを選択し、アドレスＡ
Ｅとして外部命令メモリ８に供給する。外部命令メモリ
８はアドレスＡＷで指定された命令コードＤＥを出力す
る。メモリブロック２１は活性化したスリーステートバ
ッファ２３を経由してこの命令コードＤＥを取込み、格
納（書込）する。
に応答して命令取込アドレスＡＷを選択し、アドレスＡ
Ｉ２としてメモリブロック２１に供給する。同時に、セ
レクタ３も命令取込アドレスＡＷを選択し、アドレスＡ
Ｅとして外部命令メモリ８に供給する。外部命令メモリ
８はアドレスＡＷで指定された命令コードＤＥを出力す
る。メモリブロック２１は活性化したスリーステートバ
ッファ２３を経由してこの命令コードＤＥを取込み、格
納（書込）する。
【００２１】このとき、対応する読出信号ＲＩ，書込信
号Ｗがいずれも不活性状態のメモリブロック３１，４１
は非活性状態すなわち非動作状態である。
号Ｗがいずれも不活性状態のメモリブロック３１，４１
は非活性状態すなわち非動作状態である。
【００２２】また、以上の組合せ以外の、例えばメモリ
ブロック１１，３１、メモリブロック３１，４１等の組
合せの場合も同様の動作を行う。
ブロック１１，３１、メモリブロック３１，４１等の組
合せの場合も同様の動作を行う。
【００２３】次に、外部命令メモリ８からの命令読出動
作は、書込信号Ｗを外部書込信号ＷＥと読み替える以外
は、上述した従来の命令メモリ回路と同様であるので、
説明を省略する。
作は、書込信号Ｗを外部書込信号ＷＥと読み替える以外
は、上述した従来の命令メモリ回路と同様であるので、
説明を省略する。
【００２４】本実施の形態では、従来と同様、外部命令
メモリ８は動作クロックとして、内部動作用のクロック
ＣＫＩの２倍の周期のクロックＣＫＥを用いるものとす
る。したがって、外部命令メモリ８からの命令読出速度
は、内部命令メモリ１０１Ａの各メモリブロック１１，
２１，３１，４１からの命令読出速度と比べて遅く２倍
の時間を要することになる。
メモリ８は動作クロックとして、内部動作用のクロック
ＣＫＩの２倍の周期のクロックＣＫＥを用いるものとす
る。したがって、外部命令メモリ８からの命令読出速度
は、内部命令メモリ１０１Ａの各メモリブロック１１，
２１，３１，４１からの命令読出速度と比べて遅く２倍
の時間を要することになる。
【００２５】上述したように、従来は、内部命令メモリ
からの命令読出とこの内部命令メモリヘの命令書込は同
時には行えなかった。図２を再度参照すると、本実施の
形態の命令メモリ回路では、メモリブロック１１からの
命令読出中に、メモリブロック２１への命令書込ができ
る。
からの命令読出とこの内部命令メモリヘの命令書込は同
時には行えなかった。図２を再度参照すると、本実施の
形態の命令メモリ回路では、メモリブロック１１からの
命令読出中に、メモリブロック２１への命令書込ができ
る。
【００２６】本実施の形態の内部命令メモリ１０１Ａ内
のメモリブロックの使用状態を示す図３を参照すると、
例えば、状態１及び状態２においては、メモリブロック
１１あるいはメモリブロック２１からの読出命令の実行
中にメモリブロック３１に命令書込が行えること、状態
３及び状態４においては、メモリブロック３１あるいは
メモリブロック１１からの読出命令実行中にメモリブロ
ック４１に命令書込が行えることをそれぞれ示してい
る。状態１から状態４までは、関係するメモリブロック
の累計は１６であり、このうち活性状態のメモリブロッ
クの累計は８であるので、５０％の消費電流の低減にな
る。すなわち、メモリブロックをｎ分割すれば、従来の
２／ｎの消費電流で済むことになる。
のメモリブロックの使用状態を示す図３を参照すると、
例えば、状態１及び状態２においては、メモリブロック
１１あるいはメモリブロック２１からの読出命令の実行
中にメモリブロック３１に命令書込が行えること、状態
３及び状態４においては、メモリブロック３１あるいは
メモリブロック１１からの読出命令実行中にメモリブロ
ック４１に命令書込が行えることをそれぞれ示してい
る。状態１から状態４までは、関係するメモリブロック
の累計は１６であり、このうち活性状態のメモリブロッ
クの累計は８であるので、５０％の消費電流の低減にな
る。すなわち、メモリブロックをｎ分割すれば、従来の
２／ｎの消費電流で済むことになる。
【００２７】以上述べたように、本実施の形態では、１
つのメモリブロックからの命令を実行中に他のメモリブ
ロックヘの書込ができるので、プログラムの処理効率が
向上する。また、分割した内部命令メモリの各メモリブ
ロックは、読出及び書込中のメモリブロックのみを活性
状態にし、他のメモリブロックを非活性状態に保持する
ようにすることにより消費電流を低減できる。次に、本
発明の第２の実施の形態を図１と共通の構成要素には共
通の参照文字／数字を付して同様にブロックで示す図４
を参照すると、この図に示す本実施の形態の前述の第１
の実施の形態との相違点は、命令取込制御信号ＳＷを発
生する命令取込制御レジスタ９をさらに備えることであ
る。
つのメモリブロックからの命令を実行中に他のメモリブ
ロックヘの書込ができるので、プログラムの処理効率が
向上する。また、分割した内部命令メモリの各メモリブ
ロックは、読出及び書込中のメモリブロックのみを活性
状態にし、他のメモリブロックを非活性状態に保持する
ようにすることにより消費電流を低減できる。次に、本
発明の第２の実施の形態を図１と共通の構成要素には共
通の参照文字／数字を付して同様にブロックで示す図４
を参照すると、この図に示す本実施の形態の前述の第１
の実施の形態との相違点は、命令取込制御信号ＳＷを発
生する命令取込制御レジスタ９をさらに備えることであ
る。
【００２８】すなわち、第１の実施の形態の命令取込命
令ＣＷの代わりにこの命令取込制御レジスタ９に所定の
命令取込制御信号ＳＷ対応の値を格納しておくことによ
り第１の実施の形態と同様の動作を行う。
令ＣＷの代わりにこの命令取込制御レジスタ９に所定の
命令取込制御信号ＳＷ対応の値を格納しておくことによ
り第１の実施の形態と同様の動作を行う。
【００２９】以上本発明の実施の形態を述べたが、本発
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、メモリブロックの個数は４個に限ら
ず適宜変更可能であり、少なくとも２つ以上あればよ
い。
明は上記実施の形態に限られることなく種々の変形が可
能である。例えば、メモリブロックの個数は４個に限ら
ず適宜変更可能であり、少なくとも２つ以上あればよ
い。
【００３０】
【発明の効果】以上説明したように、本発明の命令メモ
リ回路は、内部命令メモリが、それぞれ独立にアクセス
可能な複数のメモリブロックを備えることにより、任意
のメモリブロックからの読出命令の実行と同時に他のメ
モリブロックヘの低速動作の書込が出来るので、常時高
速動作可能な内部命令メモリにより命令を実行すること
が可能であるために、高速で効率の良い命令アクセスを
実現することが出来るという効果がある。
リ回路は、内部命令メモリが、それぞれ独立にアクセス
可能な複数のメモリブロックを備えることにより、任意
のメモリブロックからの読出命令の実行と同時に他のメ
モリブロックヘの低速動作の書込が出来るので、常時高
速動作可能な内部命令メモリにより命令を実行すること
が可能であるために、高速で効率の良い命令アクセスを
実現することが出来るという効果がある。
【００３１】また、内部命令メモリを分割した小容量の
メモリブロックを使用し、読出及び書込中のメモリブロ
ックのみを活性状態にし、他のメモリブロックを非活性
状態を保持するようにすることにより動作消費電流を低
減出来るという効果がある。
メモリブロックを使用し、読出及び書込中のメモリブロ
ックのみを活性状態にし、他のメモリブロックを非活性
状態を保持するようにすることにより動作消費電流を低
減出来るという効果がある。
【００３２】さらに、内部命令メモリを同一容量の複数
個のメモリブロックに分割することにより、内部命令メ
モリが従来と同一容量の場合、チップサイズヘの影響も
少ないという効果がある。
個のメモリブロックに分割することにより、内部命令メ
モリが従来と同一容量の場合、チップサイズヘの影響も
少ないという効果がある。
【図１】本発明の命令メモリ回路の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本実施の形態の命令メモリ回路における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図３】本実施の形態の命令メモリ回路における各メモ
リブロックの使用状態の一例を示す図である。
リブロックの使用状態の一例を示す図である。
【図４】本発明の命令メモリ回路の第２の実施の形態を
示すブロック図である。
示すブロック図である。
【図５】従来の命令メモリ回路の一例を示すブロック図
である。
である。
【図６】従来の命令メモリ回路における動作の一例を示
すタイムチャートである。
すタイムチャートである。
１，１Ａ プログラムカウンタ ２，２Ａ 命令取込アドレス発生回路 ３，６，１４，２４，３４，４４ セレクタ ４ ＯＲ回路 ５ ラッチ ７ 命令デコーダ ８ 外部命令メモリ ９ 命令取込制御レジスタ １０，１０Ａ ＤＳＰ １１，２１，３１，４１ メモリブロック １２，１３，２２，２３，３２，３３，４２，４４
スリーステートバッファ １０１，１０１Ａ 内部命令メモリ
スリーステートバッファ １０１，１０１Ａ 内部命令メモリ
Claims (6)
- 【請求項１】 命令コードを格納する外部命令メモリ
と、予め前記外部メモリに格納した前記命令コードを格
納し高速でこの命令の読出及び書換可能な内部命令メモ
リとを備える命令メモリ回路において、 前記内部命令メモリが、それぞれ独立にアクセス可能な
複数のメモリブロックを備えることを特徴とする命令メ
モリ回路。 - 【請求項２】 命令コードを格納する外部命令メモリ
と、予め前記外部メモリに格納した前記命令コードを格
納し高速でこの命令の読出及び書換可能な内部命令メモ
リとを備える命令メモリ回路において、 前記内部命令メモリが、所定のメモリ容量をＮ（正の整
数）分割した同一容量の第１〜第Ｎのメモリブロックを
備え、 外部命令書込信号の制御に応答して命令取込アドレスと
命令アドレスとのいずれか一方を外部命令アドレスとし
て選択する第１のセレクタと、 メモリ選択信号の制御に応答して前記内部メモリからの
読出命令コードと前記外部命令コードとのいずれか一方
を選択し命令デコーダに出力する第２のセレクタと、 第１〜第Ｎの内部メモリ読出信号の制御に応答して前記
第１〜第Ｎのメモリブロックの各々がそれぞれ出力する
第１〜第Ｎの出力命令データの接断を行う第１〜第Ｎの
出力スイッチ手段と、 第１〜第Ｎの命令書込信号の制御に応答して前記第１〜
第Ｎのメモリブロックの各々への命令データの入力の接
断を行う第１〜第Ｎの入力スイッチ手段と、 第１〜第Ｎの命令書込信号の制御に応答して命令取込ア
ドレスと命令アドレスとのいずれか一方を第１〜第Ｎの
内部命令アドレスとして選択する第１〜第Ｎのアドレス
セレクタと、 前記第１〜第Ｎのメモリブロック対応の第１〜第Ｎの命
令アドレスと前記第１〜第Ｎの内部メモリ読出信号と前
記メモリ選択信号と前記外部命令メモリの読出制御信号
とを発生するプログラムカウンタと、 前記第１〜第Ｎのメモリブロック対応の第１〜第Ｎの命
令取込アドレスと第１〜第Ｎの命令書込信号と第１〜第
Ｎのメモリ読出信号とを発生する命令取込アドレス発生
回路とを備えることを特徴とする命令メモリ回路。 - 【請求項３】 前記第１〜第Ｎの出力スイッチ手段が、
前記第１〜第Ｎの内部メモリ読出信号の活性化に応答し
て導通するスリーステートバッファを備え、 前記第１〜第Ｎの入力スイッチ手段が、前記第１〜第Ｎ
の命令書込信号の活性化に応答して導通するスリーステ
ートバッファを備えることを特徴とする請求項２記載の
命令メモリ回路。 - 【請求項４】 前記外部命令メモリの出力する外部命令
コードをラッチしラッチ命令コードを出力するラッチ回
路を備えることを特徴とする請求項２記載の命令メモリ
回路。 - 【請求項５】 第１，第２の読出制御信号の論理演算に
より前記外部命令メモリの前記読出制御信号を生成する
論理回路を備えることを特徴とする請求項２記載の命令
メモリ回路。 - 【請求項６】 予め定めた命令取込用の命令コードを格
納し命令取込制御信号を発生して前記命令取込アドレス
発生回路に供給するレジスタを備えることを特徴とする
請求項２記載の命令メモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01050798A JP3349942B2 (ja) | 1998-01-22 | 1998-01-22 | 命令メモリ回路 |
| TW088100488A TW446875B (en) | 1998-01-22 | 1999-01-13 | Instruction memory circuit |
| KR1019990001382A KR100328329B1 (ko) | 1998-01-22 | 1999-01-19 | 명령 메모리 회로 |
| CN99100326A CN1132102C (zh) | 1998-01-22 | 1999-01-21 | 指令存储器电路 |
| US09/235,308 US20010042155A1 (en) | 1998-01-22 | 1999-01-22 | Instruction memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01050798A JP3349942B2 (ja) | 1998-01-22 | 1998-01-22 | 命令メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11212863A true JPH11212863A (ja) | 1999-08-06 |
| JP3349942B2 JP3349942B2 (ja) | 2002-11-25 |
Family
ID=11752138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01050798A Expired - Fee Related JP3349942B2 (ja) | 1998-01-22 | 1998-01-22 | 命令メモリ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20010042155A1 (ja) |
| JP (1) | JP3349942B2 (ja) |
| KR (1) | KR100328329B1 (ja) |
| CN (1) | CN1132102C (ja) |
| TW (1) | TW446875B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014044587A (ja) * | 2012-08-27 | 2014-03-13 | Fujitsu Ltd | 無線装置および無線信号処理方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761831B1 (ko) * | 2005-07-07 | 2007-09-28 | 삼성전자주식회사 | 가변길이 명령어 인출을 위한 그래픽 처리장치 및 방법 |
| US8327175B2 (en) * | 2005-07-07 | 2012-12-04 | Samsung Electronics Co., Ltd. | Data processing systems and methods of operating the same in which memory blocks are selectively activated in fetching program instructions |
| CN100456211C (zh) * | 2007-03-19 | 2009-01-28 | 中国人民解放军国防科学技术大学 | 基于请求的低功耗指令存储器 |
| US9104532B2 (en) * | 2012-12-14 | 2015-08-11 | International Business Machines Corporation | Sequential location accesses in an active memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162956A (ja) * | 1987-12-18 | 1989-06-27 | Nec Ic Microcomput Syst Ltd | 順序記憶回路 |
| JPH10260894A (ja) * | 1997-03-17 | 1998-09-29 | Hitachi Ltd | メモリ内蔵型プロセッサ |
| JPH113324A (ja) * | 1997-04-17 | 1999-01-06 | Matsushita Electric Ind Co Ltd | メモリ内蔵のデータ処理装置及び処理システム |
| JPH11194973A (ja) * | 1997-11-06 | 1999-07-21 | Seiko Epson Corp | 画像情報処理装置、その制御方法および記録媒体 |
-
1998
- 1998-01-22 JP JP01050798A patent/JP3349942B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-13 TW TW088100488A patent/TW446875B/zh not_active IP Right Cessation
- 1999-01-19 KR KR1019990001382A patent/KR100328329B1/ko not_active IP Right Cessation
- 1999-01-21 CN CN99100326A patent/CN1132102C/zh not_active Expired - Fee Related
- 1999-01-22 US US09/235,308 patent/US20010042155A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014044587A (ja) * | 2012-08-27 | 2014-03-13 | Fujitsu Ltd | 無線装置および無線信号処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010042155A1 (en) | 2001-11-15 |
| CN1229946A (zh) | 1999-09-29 |
| CN1132102C (zh) | 2003-12-24 |
| JP3349942B2 (ja) | 2002-11-25 |
| TW446875B (en) | 2001-07-21 |
| KR19990067968A (ko) | 1999-08-25 |
| KR100328329B1 (ko) | 2002-03-12 |
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