JPH10260894A - メモリ内蔵型プロセッサ - Google Patents
メモリ内蔵型プロセッサInfo
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- JPH10260894A JPH10260894A JP9062711A JP6271197A JPH10260894A JP H10260894 A JPH10260894 A JP H10260894A JP 9062711 A JP9062711 A JP 9062711A JP 6271197 A JP6271197 A JP 6271197A JP H10260894 A JPH10260894 A JP H10260894A
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- memory
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Abstract
(57)【要約】
【課題】高速動作可能なメモリ集積型プロセッサを提供
する。 【解決手段】１つのＬＳＩに内蔵しているメインメモリ
５００をデータ入出力部を共有するように予め定められ
た特定のアドレスを境界とする複数のブロックに分割
し、プロセッサ（１００）が出力するアドレスを監視し
てプロセッサのメモリアクセス時間調整すると共に、上
記メインメモリ５００の複数のブロックからデータに応
じて選択するウェイト制御回路から構成する。
する。 【解決手段】１つのＬＳＩに内蔵しているメインメモリ
５００をデータ入出力部を共有するように予め定められ
た特定のアドレスを境界とする複数のブロックに分割
し、プロセッサ（１００）が出力するアドレスを監視し
てプロセッサのメモリアクセス時間調整すると共に、上
記メインメモリ５００の複数のブロックからデータに応
じて選択するウェイト制御回路から構成する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ内蔵型のプロ
セッサに係り、特に小型・低価格システムにおける画像
の動画表示に適したＣＰＵに関する。
セッサに係り、特に小型・低価格システムにおける画像
の動画表示に適したＣＰＵに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータシステムで
は、ＣＰＵ（Central ProcessingUnit）とメインメモリ
は個別のチップとして製造され、プリント基板上で端子
間の配線により結線されていたが、最近では、半導体技
術の進歩によりこれを１つのチップ上に形成することが
可能になりつつある。この例として、日経マイクロデバ
イス“１６Ｍと３２ビット・プロセッサを集積コストを
上げずに性能は1.6倍に”、１９９６年３月号，ＰＰ．
６０−６５に、プロセッサとメモリの集積に関する例が
記載されている。この文献によれば、ＳＲＡＭ（Static
Random Access Memory）によるキャッシュメモリと、
ＤＲＡＭ（Dynamic Random AccessMemory）によるメイ
ンメモリがプロセッサと共に集積されている。
は、ＣＰＵ（Central ProcessingUnit）とメインメモリ
は個別のチップとして製造され、プリント基板上で端子
間の配線により結線されていたが、最近では、半導体技
術の進歩によりこれを１つのチップ上に形成することが
可能になりつつある。この例として、日経マイクロデバ
イス“１６Ｍと３２ビット・プロセッサを集積コストを
上げずに性能は1.6倍に”、１９９６年３月号，ＰＰ．
６０−６５に、プロセッサとメモリの集積に関する例が
記載されている。この文献によれば、ＳＲＡＭ（Static
Random Access Memory）によるキャッシュメモリと、
ＤＲＡＭ（Dynamic Random AccessMemory）によるメイ
ンメモリがプロセッサと共に集積されている。
【０００３】
【発明が解決しようとする課題】ＤＲＡＭは大容量に適
するがアクセス速度が遅い。ＳＲＡＭは高速アクセスが
可能であるが集積度が低くなる。そこで先の文献では、
大容量を必要とするメインメモリにＤＲＡＭを用いなが
ら、ＳＲＡＭによるキャッシュメモリを併用することで
性能を向上させている。しかしながら、このような方式
においては、SRAMはＤＲＡＭより集積度が低いので全て
をＤＲＡＭで製造した場合に比べてメモリの集積度が低
くなってしまう。また、複数個のメモリを集積すると、
アドレスデコーダやセンスアンプといったメモリの付属
回路も増えてしまうので、やはりメモリの集積度が低く
なる。
するがアクセス速度が遅い。ＳＲＡＭは高速アクセスが
可能であるが集積度が低くなる。そこで先の文献では、
大容量を必要とするメインメモリにＤＲＡＭを用いなが
ら、ＳＲＡＭによるキャッシュメモリを併用することで
性能を向上させている。しかしながら、このような方式
においては、SRAMはＤＲＡＭより集積度が低いので全て
をＤＲＡＭで製造した場合に比べてメモリの集積度が低
くなってしまう。また、複数個のメモリを集積すると、
アドレスデコーダやセンスアンプといったメモリの付属
回路も増えてしまうので、やはりメモリの集積度が低く
なる。
【０００４】また、キャッシュメモリは、ＣＰＵがアク
セスするメインメモリのコピーを格納している。従っ
て、キャッシュメモリとメインメモリ間のデータの入れ
替え（スワッピング処理）が必要となる。キャッシュ方
式では、ＣＰＵが処理するデータが小容量の場合は効率
が良いが、大容量のデータを扱うとそのデータの全てを
キャッシュメモリに格納できなくなる。そうすると、先
の入れ替えが頻繁に発生し、性能劣化につながってしま
う。例えば、動画表示を行う処理では、大量データを高
速に処理する必要がある。
セスするメインメモリのコピーを格納している。従っ
て、キャッシュメモリとメインメモリ間のデータの入れ
替え（スワッピング処理）が必要となる。キャッシュ方
式では、ＣＰＵが処理するデータが小容量の場合は効率
が良いが、大容量のデータを扱うとそのデータの全てを
キャッシュメモリに格納できなくなる。そうすると、先
の入れ替えが頻繁に発生し、性能劣化につながってしま
う。例えば、動画表示を行う処理では、大量データを高
速に処理する必要がある。
【０００５】このような問題に鑑みて、本発明の目的
は、プロセッサと大容量ＤＲＡＭを集積化した、高速動
作可能なメモリ集積型プロセッサと、そのプロセッサを
使用したコンピュータシステムを提供することにある。
は、プロセッサと大容量ＤＲＡＭを集積化した、高速動
作可能なメモリ集積型プロセッサと、そのプロセッサを
使用したコンピュータシステムを提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明では、プロセッサと、予め定められた特定のアド
レスを境界としてデータの入出力部を共通にするよう複
数のブロックに分割し、この複数のブロックの内、少な
くとも１つは他のブロックよりアクセス速度が速いブロ
ックを持つように構成したメモリと、プロセッサが出力
するアドレスを監視してプロセッサのメモリアクセス時
間を調整するウェイト制御手段とをLSIに集積すること
を特徴としている。
本発明では、プロセッサと、予め定められた特定のアド
レスを境界としてデータの入出力部を共通にするよう複
数のブロックに分割し、この複数のブロックの内、少な
くとも１つは他のブロックよりアクセス速度が速いブロ
ックを持つように構成したメモリと、プロセッサが出力
するアドレスを監視してプロセッサのメモリアクセス時
間を調整するウェイト制御手段とをLSIに集積すること
を特徴としている。
【０００７】
【発明の実施の形態】図１は、本発明にかかるシステム
構成を示したものである。ＣＰＵコア１００とメインメ
モリ５００を一つのＬＳＩ（Large Scale Integrated c
ircuit）に集積したメモリ内蔵型プロセッサ１０と、Ｒ
ＯＭ（Read Only Memory）やフラッシュメモリ等の外部
メモリ２０と、他のシステムとの通信を行うための通信
アダプタ６０，ペン入力機能付き液晶パネル等の表示器
４０，キーボード入力５０，スピーカ７０及びこれらを
制御するＩ／Ｏモジュール３０によって構成される。本
システムは、ＰＤＡ（Personal Digital Assistance）
や携帯型ＰＣ（PersonalComputer）への適用を考えたも
のである。このようなシステムにおける代表的な応用例
として、インターネット情報検索処理が上げられる。こ
の処理では、図示しないネットワーク上のサーバから、
文字，静止画，動画，音声等の情報を受け取り、それら
の情報を表示器４０に表示したり、スピーカ７０で音声
再生を行う。特に動画表示のためには、膨大なデータを
高速に処理する必要がある。本実施例では、この動画表
示を可能とする高速プロセッサについて説明する。
構成を示したものである。ＣＰＵコア１００とメインメ
モリ５００を一つのＬＳＩ（Large Scale Integrated c
ircuit）に集積したメモリ内蔵型プロセッサ１０と、Ｒ
ＯＭ（Read Only Memory）やフラッシュメモリ等の外部
メモリ２０と、他のシステムとの通信を行うための通信
アダプタ６０，ペン入力機能付き液晶パネル等の表示器
４０，キーボード入力５０，スピーカ７０及びこれらを
制御するＩ／Ｏモジュール３０によって構成される。本
システムは、ＰＤＡ（Personal Digital Assistance）
や携帯型ＰＣ（PersonalComputer）への適用を考えたも
のである。このようなシステムにおける代表的な応用例
として、インターネット情報検索処理が上げられる。こ
の処理では、図示しないネットワーク上のサーバから、
文字，静止画，動画，音声等の情報を受け取り、それら
の情報を表示器４０に表示したり、スピーカ７０で音声
再生を行う。特に動画表示のためには、膨大なデータを
高速に処理する必要がある。本実施例では、この動画表
示を可能とする高速プロセッサについて説明する。
【０００８】ＣＰＵコア１００は、３２ビットのマイク
ロプロセッサであり、メモリのアクセスは内部メモリバ
ス６００とメモリ制御部２００を経由して行う。内部メ
モリバス６００は、命令読み出し用のアドレス，読み出
された命令，命令リード信号，オペランドデータ用のア
ドレス，オペランドデータ，オペランドのリード／ライ
ト信号を含む。
ロプロセッサであり、メモリのアクセスは内部メモリバ
ス６００とメモリ制御部２００を経由して行う。内部メ
モリバス６００は、命令読み出し用のアドレス，読み出
された命令，命令リード信号，オペランドデータ用のア
ドレス，オペランドデータ，オペランドのリード／ライ
ト信号を含む。
【０００９】メモリ制御部２００は、それらの信号を受
け取り、メインメモリ５００や外部バスに対してアドレ
ス，データ，制御信号のやり取りを行う。またウェイト
信号によって、メモリのアクセス速度が異なる場合にも
対応可能である。
け取り、メインメモリ５００や外部バスに対してアドレ
ス，データ，制御信号のやり取りを行う。またウェイト
信号によって、メモリのアクセス速度が異なる場合にも
対応可能である。
【００１０】メインメモリ５００は、ＣＰＵコア１００
の主記憶用のメモリであり、領域Ａ５０１と領域Ｂ５０
２の２つに分かれている。この理由は、アクセス速度の
違いにより領域を分割している。プロセッサの最大動作
周波数を高くするために、高速にアクセスできる部分と
低速な部分を分けて制御する方式としている。この２つ
の領域については後で詳細に記述する。
の主記憶用のメモリであり、領域Ａ５０１と領域Ｂ５０
２の２つに分かれている。この理由は、アクセス速度の
違いにより領域を分割している。プロセッサの最大動作
周波数を高くするために、高速にアクセスできる部分と
低速な部分を分けて制御する方式としている。この２つ
の領域については後で詳細に記述する。
【００１１】ウェイト制御部３００は、メインメモリ５
００のアクセス速度の違いをメモリ制御部２００に伝え
るためのものである。ＣＰＵコア１００が領域Ａ５０１
をアクセスする場合には速く、領域Ｂ５０２をアクセス
する場合は遅くなる。
００のアクセス速度の違いをメモリ制御部２００に伝え
るためのものである。ＣＰＵコア１００が領域Ａ５０１
をアクセスする場合には速く、領域Ｂ５０２をアクセス
する場合は遅くなる。
【００１２】外部バス制御部４００は、メモリ内蔵型プ
ロセッサ１０の外部のＬＳＩと接続するための外部バス
を制御する。
ロセッサ１０の外部のＬＳＩと接続するための外部バス
を制御する。
【００１３】次に図２を用いて、メインメモリ５００の
内部を説明する。領域Ａ５０１と領域Ｂ５０２の中には
メモリセルＭがマトリックス状に配置されており、それ
ぞれに約４Ｍビットのセルがある。これらのメモリをア
クセスするためには、メモリアドレスによってアドレス
を指定する。そのアドレスは上位アドレスデコ一ダ５０
０４によって上位１３ビットがデコードされ、ＡＡ１か
らＡＢ２０４７までのいずれかのワード線がアクティブ
になる。そのワード線によって選択されたメモリセルの
データはＢＤ０からＢＤ２０４７までのデータ線にデー
タを出力し、センスアンプ／データラッチ５００２で信
号増幅した後記憶される。さらに、下位アドレスデコー
ダ５００３とデータ選択回路５００１によって、２０４
８ビットの中から、ＣＰＵコア１００の１ワードである
３２ビットが選択される。
内部を説明する。領域Ａ５０１と領域Ｂ５０２の中には
メモリセルＭがマトリックス状に配置されており、それ
ぞれに約４Ｍビットのセルがある。これらのメモリをア
クセスするためには、メモリアドレスによってアドレス
を指定する。そのアドレスは上位アドレスデコ一ダ５０
０４によって上位１３ビットがデコードされ、ＡＡ１か
らＡＢ２０４７までのいずれかのワード線がアクティブ
になる。そのワード線によって選択されたメモリセルの
データはＢＤ０からＢＤ２０４７までのデータ線にデー
タを出力し、センスアンプ／データラッチ５００２で信
号増幅した後記憶される。さらに、下位アドレスデコー
ダ５００３とデータ選択回路５００１によって、２０４
８ビットの中から、ＣＰＵコア１００の１ワードである
３２ビットが選択される。
【００１４】ところで、メモリのアクセス速度はデータ
線の信号の伝達速度に大きく影響されるため、高速なメ
モリを得るためには少ない容量のメモリとする必要があ
る。しかしながら本発明では、大容量のメインメモリを
集積することを目的としているので、この高速メモリの
方式と矛盾することになる。そこで、メインメモリの領
域を複数に分割し、その分割された領域のデータ線をト
ランジスタによるスイッチＳＷで接続することにした。
この方式によれば、領域Ａ５０１をアクセスする場合は
スイッチＳＷをＯＦＦとすることによって、データ線に
接続されるメモリセルＭの個数を実質的に減らすことが
可能となり負荷が減少するので、高速アクセスが可能と
なる。領域Ｂ５０２の場合は、スイッチＳＷをＯＮとす
ることによってアクセスすることが可能となる。この方
式では、領域Ａ５０１と領域Ｂ５０２で個別にメモリを
設ける場合に比べて、センスアンプ／データラッチ５０
０２やアドレスデコーダ５００３，５００４を共通化で
きるため、ＬＳＩの集積度を向上させることができる。
線の信号の伝達速度に大きく影響されるため、高速なメ
モリを得るためには少ない容量のメモリとする必要があ
る。しかしながら本発明では、大容量のメインメモリを
集積することを目的としているので、この高速メモリの
方式と矛盾することになる。そこで、メインメモリの領
域を複数に分割し、その分割された領域のデータ線をト
ランジスタによるスイッチＳＷで接続することにした。
この方式によれば、領域Ａ５０１をアクセスする場合は
スイッチＳＷをＯＦＦとすることによって、データ線に
接続されるメモリセルＭの個数を実質的に減らすことが
可能となり負荷が減少するので、高速アクセスが可能と
なる。領域Ｂ５０２の場合は、スイッチＳＷをＯＮとす
ることによってアクセスすることが可能となる。この方
式では、領域Ａ５０１と領域Ｂ５０２で個別にメモリを
設ける場合に比べて、センスアンプ／データラッチ５０
０２やアドレスデコーダ５００３，５００４を共通化で
きるため、ＬＳＩの集積度を向上させることができる。
【００１５】図３は、ウェイト制御部３００の内部を示
したものである。アドレスチェック部３０２は、メモリ
制御部２００から出力されるメモリアドレスを監視し、
いずれの領域のアクセスであるかを判定する。もし領域
Ａ５０１のアクセスであればＳＷ制御信号とウェイト信
号の出力は行わない。領域Ｂ５０２のアクセスであれ
ば、ＳＷ制御信号とウェイト信号を出力する。アドレス
ラッチ３０３は、前回アクセスしたアドレスを記憶して
いる。アドレス比較３０４は、アドレスラッチ３０３の
内容と、メモリアドレスのそれぞれの上位１３ビットが
一致するかどうかを比較する。もし一致すれば、前回ア
クセスしたデータはセンスアンプ／データラッチ５００
２にデータが記憶されているので、メモリセルからデー
タを読み出す必要がなくなり、消費電力の低減を図るこ
とができる。また、領域Ｂ５０２に該当する場合は通常
より高速にアクセスできることになる。
したものである。アドレスチェック部３０２は、メモリ
制御部２００から出力されるメモリアドレスを監視し、
いずれの領域のアクセスであるかを判定する。もし領域
Ａ５０１のアクセスであればＳＷ制御信号とウェイト信
号の出力は行わない。領域Ｂ５０２のアクセスであれ
ば、ＳＷ制御信号とウェイト信号を出力する。アドレス
ラッチ３０３は、前回アクセスしたアドレスを記憶して
いる。アドレス比較３０４は、アドレスラッチ３０３の
内容と、メモリアドレスのそれぞれの上位１３ビットが
一致するかどうかを比較する。もし一致すれば、前回ア
クセスしたデータはセンスアンプ／データラッチ５００
２にデータが記憶されているので、メモリセルからデー
タを読み出す必要がなくなり、消費電力の低減を図るこ
とができる。また、領域Ｂ５０２に該当する場合は通常
より高速にアクセスできることになる。
【００１６】図４は、メモリアクセスのタイムチャート
を示したものである。（ａ）は領域Ａのアクセスを示し
ている。最初の１サイクル目で（０００００）Ｈ番地の
アクセスを行い、２サイクル目に（００００１）Ｈ番地
をアクセスする。両方ともウェイト信号は出力されな
い。しかし２サイクル目は、１サイクル目で読み出され
たデータはセンスアンプ／データラッチ５００２に既に
存在するので、ページモードの信号をアクティブにす
る。そうすると、データはラッチ５００２から出力され
る。（ｂ）は、領域Ｂ５０２をアクセスする場合であ
る。アクセス速度が遅い領域であるので、ウェイト信号
をアクティブにし、２サイクルかけてアクセスする。以
上のように領域によってアクセス速度が異なるというこ
とは、使用頻度が高いデータを領域Ａ５０１に格納すれ
ば、システムの性能を向上することができる。
を示したものである。（ａ）は領域Ａのアクセスを示し
ている。最初の１サイクル目で（０００００）Ｈ番地の
アクセスを行い、２サイクル目に（００００１）Ｈ番地
をアクセスする。両方ともウェイト信号は出力されな
い。しかし２サイクル目は、１サイクル目で読み出され
たデータはセンスアンプ／データラッチ５００２に既に
存在するので、ページモードの信号をアクティブにす
る。そうすると、データはラッチ５００２から出力され
る。（ｂ）は、領域Ｂ５０２をアクセスする場合であ
る。アクセス速度が遅い領域であるので、ウェイト信号
をアクティブにし、２サイクルかけてアクセスする。以
上のように領域によってアクセス速度が異なるというこ
とは、使用頻度が高いデータを領域Ａ５０１に格納すれ
ば、システムの性能を向上することができる。
【００１７】次に、プロセッサにより高速処理が可能と
なる処理の例として、動画表示の処理を行う場合につい
て説明する。動画の元データは、ネットワークから受け
取る。ネットワークの速度はＣＰＵコア１００の動作速
度に比べて数百〜数千倍程度遅い。従って、ネットワー
クから受け取るデータの格納場所は高速アクセスを必要
としないため、領域Ｂ５０２に前記データを格納する。
また、受け取ったばかりの動画データは、通常情報圧縮
されている。その圧縮方式は、一般にはMPEG（Moving P
icture Experts Group）方式が用いられている。本処理
の詳細は、公知の文献が多数存在するので、ここでは説
明を省略する。
なる処理の例として、動画表示の処理を行う場合につい
て説明する。動画の元データは、ネットワークから受け
取る。ネットワークの速度はＣＰＵコア１００の動作速
度に比べて数百〜数千倍程度遅い。従って、ネットワー
クから受け取るデータの格納場所は高速アクセスを必要
としないため、領域Ｂ５０２に前記データを格納する。
また、受け取ったばかりの動画データは、通常情報圧縮
されている。その圧縮方式は、一般にはMPEG（Moving P
icture Experts Group）方式が用いられている。本処理
の詳細は、公知の文献が多数存在するので、ここでは説
明を省略する。
【００１８】動画表示を行うには、フレームと呼ばれる
静止画像を次々と素早く切り替える必要がある。この場
合、あるフレームの画像データとその次のフレームの画
像データはほとんど似ている場合が多い。そこでＭＰＥ
Ｇ方式のデータを送出する側のシステムでは、フレーム
間の差分データを送ることによってデータ転送量を少な
くしている。一方、画像を再生する側のシステムでは、
１つ前のフレームデータ（１画面分の画像データであ
り、約２３０ＫＢ〜９２０ＫＢ）を記憶し、受信した差
分データに基づき、次のフレームデータを生成する必要
がある。従って、１画面分に相当するデータ領域を高速
にアクセスする必要が生じる。そこで、フレームデータ
を領域Ａ５０１に格納することによって、ＣＰＵコア１
００は高速データアクセスが可能となり、結果的に高速
処理が可能となる。
静止画像を次々と素早く切り替える必要がある。この場
合、あるフレームの画像データとその次のフレームの画
像データはほとんど似ている場合が多い。そこでＭＰＥ
Ｇ方式のデータを送出する側のシステムでは、フレーム
間の差分データを送ることによってデータ転送量を少な
くしている。一方、画像を再生する側のシステムでは、
１つ前のフレームデータ（１画面分の画像データであ
り、約２３０ＫＢ〜９２０ＫＢ）を記憶し、受信した差
分データに基づき、次のフレームデータを生成する必要
がある。従って、１画面分に相当するデータ領域を高速
にアクセスする必要が生じる。そこで、フレームデータ
を領域Ａ５０１に格納することによって、ＣＰＵコア１
００は高速データアクセスが可能となり、結果的に高速
処理が可能となる。
【００１９】従来のＣＰＵでは、ＳＲＡＭによるキャッ
シュメモリを用いて高速アクセス可能なメモリ領域を設
けていた。しかし、キャッシュ方式では、キャッシュメ
モリの容量が少ないことから、画像データのような大容
量なデータの全てはこのメモリに入らない場合が多い。
このような場合には、キャッシュメモリとメインメモリ
間でデータを入れ替えるスワッピング処理が頻繁に発生
してしまうため、処理速度が低下するという問題が生じ
る。
シュメモリを用いて高速アクセス可能なメモリ領域を設
けていた。しかし、キャッシュ方式では、キャッシュメ
モリの容量が少ないことから、画像データのような大容
量なデータの全てはこのメモリに入らない場合が多い。
このような場合には、キャッシュメモリとメインメモリ
間でデータを入れ替えるスワッピング処理が頻繁に発生
してしまうため、処理速度が低下するという問題が生じ
る。
【００２０】一方、本実施例の方式では、高速アクセス
可能な容量をキャッシュメモリよりも多く確保できると
いうメリットがある。しかも、主記憶の一部としてアク
セスするので、スワッピング処理の必要がなくなるた
め、高速に処理可能である。
可能な容量をキャッシュメモリよりも多く確保できると
いうメリットがある。しかも、主記憶の一部としてアク
セスするので、スワッピング処理の必要がなくなるた
め、高速に処理可能である。
【００２１】図５は、メインメモリ５００の構成の第２
の実施例である。メモリのアクセス速度の違いをメモリ
自信がメモリ制御部２００に通知する方式を示したもに
である。図５では、メインメモリ５００をアクセスする
と必ず０のデータが読み出されるデータ線ＤＡＣＫを新
たに設ける。このデータ線は、１ビットのデータ幅のＲ
ＯＭ５００５からの読み出しデータとなっている。この
ＤＡＣＫが０になるとメモリセルＭからデータが読み出
されたことになる。この信号をウェイト制御部３００で
ウェイト信号に変換して、メモリ制御部２００のアクセ
スサイクルを調整する。
の実施例である。メモリのアクセス速度の違いをメモリ
自信がメモリ制御部２００に通知する方式を示したもに
である。図５では、メインメモリ５００をアクセスする
と必ず０のデータが読み出されるデータ線ＤＡＣＫを新
たに設ける。このデータ線は、１ビットのデータ幅のＲ
ＯＭ５００５からの読み出しデータとなっている。この
ＤＡＣＫが０になるとメモリセルＭからデータが読み出
されたことになる。この信号をウェイト制御部３００で
ウェイト信号に変換して、メモリ制御部２００のアクセ
スサイクルを調整する。
【００２２】図６は、２つの領域に分割したメインメモ
リ５００を命令アクセスとデータアクセスが同時に行え
るようにした例である。メモリ制御部２００は、命令用
とデータ用の２系統の制御を行う。
リ５００を命令アクセスとデータアクセスが同時に行え
るようにした例である。メモリ制御部２００は、命令用
とデータ用の２系統の制御を行う。
【００２３】図７は、２系統のアクセスを行うためのメ
インメモリ５００の内部構造である。命令用センスアン
プ／ラッチ５００８，命令用バス幅調整回路５００９，
命令用アドレスデコーダ５００６及び５００７を追加す
る。命令は、電源投入時は記憶されていないので、ＣＰ
Ｕコア１００はプログラムローダと呼ぶソフトウェアに
よって外部メモリ２０等から転送する。この場合は、デ
ータ用バス幅調整回路５００１を経由して、領域Ｂ５０
２にストアされる。プログラムの転送が終了すると、Ｃ
ＰＵコア１００は、命令用バス幅調整回路５００９を経
由して命令を読み出す。一般的なプログラムでは、命令
を格納するアドレス領域とデータを記憶するアドレス領
域は分離している。従って本実施例のように領域Ａ５０
１と領域Ｂ５０２でプログラムとデータを分離しても実
用上問題はない。また、プログラムが領域Ｂ５０２に納
まらないというような場合には、メモリ制御部２００が
命令とデータを交互にアクセスすることで正しい動作が
可能となる。
インメモリ５００の内部構造である。命令用センスアン
プ／ラッチ５００８，命令用バス幅調整回路５００９，
命令用アドレスデコーダ５００６及び５００７を追加す
る。命令は、電源投入時は記憶されていないので、ＣＰ
Ｕコア１００はプログラムローダと呼ぶソフトウェアに
よって外部メモリ２０等から転送する。この場合は、デ
ータ用バス幅調整回路５００１を経由して、領域Ｂ５０
２にストアされる。プログラムの転送が終了すると、Ｃ
ＰＵコア１００は、命令用バス幅調整回路５００９を経
由して命令を読み出す。一般的なプログラムでは、命令
を格納するアドレス領域とデータを記憶するアドレス領
域は分離している。従って本実施例のように領域Ａ５０
１と領域Ｂ５０２でプログラムとデータを分離しても実
用上問題はない。また、プログラムが領域Ｂ５０２に納
まらないというような場合には、メモリ制御部２００が
命令とデータを交互にアクセスすることで正しい動作が
可能となる。
【００２４】図８は、メインメモリ５００の２つの領域
のうち、一方をＣＰＵコア１００のレジスタとして使用
する方式を示したものである。レジスタは、ＣＰＵコア
100の演算命令のオペランドとして指定される。ここで
は、ａ＋ｂ＝ｃというような演算に対応するため、３つ
のレジスタを同時にアクセスする。１つのレジスタは３
２ビットであるため、９６ビットのデータ幅が必要とな
る。また、レジスタの本数は３２本が一般的であるた
め、レジスタの全ビット数は１０２４ビットである。
のうち、一方をＣＰＵコア１００のレジスタとして使用
する方式を示したものである。レジスタは、ＣＰＵコア
100の演算命令のオペランドとして指定される。ここで
は、ａ＋ｂ＝ｃというような演算に対応するため、３つ
のレジスタを同時にアクセスする。１つのレジスタは３
２ビットであるため、９６ビットのデータ幅が必要とな
る。また、レジスタの本数は３２本が一般的であるた
め、レジスタの全ビット数は１０２４ビットである。
【００２５】一般的に、ＣＰＵコア１００に対する割り
込みが発生した時、レジスタのデータをメモリに退避し
なければならない。従来のＣＰＵでは、１ワード単位で
レジスタとメモリ間でデータ転送を行っていた。従っ
て、３２本のレジスタの退避／復帰には数十サイクルを
要していた。しかし本実施例では、その退避先を領域Ｂ
５０２とすることで、高速な退避／復帰を可能とする。
込みが発生した時、レジスタのデータをメモリに退避し
なければならない。従来のＣＰＵでは、１ワード単位で
レジスタとメモリ間でデータ転送を行っていた。従っ
て、３２本のレジスタの退避／復帰には数十サイクルを
要していた。しかし本実施例では、その退避先を領域Ｂ
５０２とすることで、高速な退避／復帰を可能とする。
【００２６】図９は、メインメモリ５００の内部であ
る。レジスタデータは、レジスタ用センスアンプ／デー
タラッチ５００８に記憶されており、ＣＰＵコア１００
が通常の演算命令を実行するときは、このラッチ５００
８に対してアクセスを行う。ＣＰＵコア１００に割り込
みが発生した場合は、図８のレジスタ退避ポインタ８０
０が指定する領域Ｂ５０２のメモリ上にラッチ５００８
のデータを書き込む。また、割り込みから復帰する場合
は、レジスタ退避ポインタ８００の指定する領域Ｂ５０
２のデータをラッチ５００８に読み出す。これらの退避
／復帰処理，ラッチ５００８の全てのデータを一度に処
理することができる。
る。レジスタデータは、レジスタ用センスアンプ／デー
タラッチ５００８に記憶されており、ＣＰＵコア１００
が通常の演算命令を実行するときは、このラッチ５００
８に対してアクセスを行う。ＣＰＵコア１００に割り込
みが発生した場合は、図８のレジスタ退避ポインタ８０
０が指定する領域Ｂ５０２のメモリ上にラッチ５００８
のデータを書き込む。また、割り込みから復帰する場合
は、レジスタ退避ポインタ８００の指定する領域Ｂ５０
２のデータをラッチ５００８に読み出す。これらの退避
／復帰処理，ラッチ５００８の全てのデータを一度に処
理することができる。
【００２７】次に、ＣＰＵコア１００によって、メモリ
ブロックの容量を設定できるプロセッサについて説明す
る。大容量のメモリの中で、高速にアクセスすべき容量
は、システムが処理するアプリケーションやデータサイ
ズによって異なってくる。従って、分割されたメモリブ
ロックの容量が固定的であると、様々な処理に対応でき
なくなるおそれがある。この問題に対応するために、図
１０は、ＣＰＵコア１００によって、高速アクセスが可
能な領域の容量が決定できるシステムを示している。Ｃ
ＰＵコアが、メモリ分割設定レジスタ９００に高速領域
の容量を設定することによって、高速アクセス可能な領
域のサイズが決定される。
ブロックの容量を設定できるプロセッサについて説明す
る。大容量のメモリの中で、高速にアクセスすべき容量
は、システムが処理するアプリケーションやデータサイ
ズによって異なってくる。従って、分割されたメモリブ
ロックの容量が固定的であると、様々な処理に対応でき
なくなるおそれがある。この問題に対応するために、図
１０は、ＣＰＵコア１００によって、高速アクセスが可
能な領域の容量が決定できるシステムを示している。Ｃ
ＰＵコアが、メモリ分割設定レジスタ９００に高速領域
の容量を設定することによって、高速アクセス可能な領
域のサイズが決定される。
【００２８】図１１は、高速アクセス可能な領域の容量
が可変できるメインメモリ５００の構成を示したもので
ある。それぞれのビットのデータ読み出し線ＢＤ０〜BD
2047には途中に３つのスイッチが入っている。これらの
スイッチはＳ１〜Ｓ３の信号で制御される。図１０のウ
ェイト制御部３００では、メモリ分割設定レジスタ９０
０に設定されたアドレスと、ＣＰＵコア１００が出力す
るアドレスを比較し、レジスタ３０５の範囲内に該当す
るスイッチのみをオンとする。これにより、高速アクセ
ス可能な領域の容量が可変できる。
が可変できるメインメモリ５００の構成を示したもので
ある。それぞれのビットのデータ読み出し線ＢＤ０〜BD
2047には途中に３つのスイッチが入っている。これらの
スイッチはＳ１〜Ｓ３の信号で制御される。図１０のウ
ェイト制御部３００では、メモリ分割設定レジスタ９０
０に設定されたアドレスと、ＣＰＵコア１００が出力す
るアドレスを比較し、レジスタ３０５の範囲内に該当す
るスイッチのみをオンとする。これにより、高速アクセ
ス可能な領域の容量が可変できる。
【００２９】
【発明の効果】本発明によれば、アドレスデコーダやセ
ンスアンプといったメモリの付属回路を増やすことな
く、大容量なメモリを複数ブロックに分割し、その一部
を高速アクセスすることができる、これにより、プロセ
ッサと大容量のメモリを集積化し、プロセッサの高速動
作を可能とすることができる。
ンスアンプといったメモリの付属回路を増やすことな
く、大容量なメモリを複数ブロックに分割し、その一部
を高速アクセスすることができる、これにより、プロセ
ッサと大容量のメモリを集積化し、プロセッサの高速動
作を可能とすることができる。
【００３０】さらに、画像の動画表示処理をプロセッサ
を用いて処理する場合には、再生画像を高速アクセス可
能なブロックに格納することで、フレーム間の差分デー
タから次のフレームの再生データを高速に処理できる。
を用いて処理する場合には、再生画像を高速アクセス可
能なブロックに格納することで、フレーム間の差分デー
タから次のフレームの再生データを高速に処理できる。
【図１】メモリ集積型プロセッサを使用したシステム構
成例を示す。
成例を示す。
【図２】メモリのブロック分割の詳細図を示す。
【図３】ウェイト制御部の詳細を示す。
【図４】メモリアクセスのタイムチャートを示す。
【図５】メモリがアクセス速度をプロセッサに通知する
ための構成について示す。
ための構成について示す。
【図６】命令とデータを並行してアクセスできるプロセ
ッサについて示す。
ッサについて示す。
【図７】命令とデータを並行してアクセスするためのメ
モリ構成を示す。
モリ構成を示す。
【図８】一部のメモリブロックをプロセッサのレジスタ
退避用とするプロセッサを示す。
退避用とするプロセッサを示す。
【図９】一部のメモリブロックをプロセッサのレジスタ
退避用とするメモリ構成を示す。
退避用とするメモリ構成を示す。
【図１０】メモリブロックの容量を可変できるプロセッ
サを示す。
サを示す。
【図１１】メモリブロックの容量を可変できるメモリ構
成を示す。
成を示す。
１０…メモリ内蔵型プロセッサ、２０…外部メモリ、３
０…Ｉ／Ｏモジュール、１００…ＣＰＵコア、２００…
メモリ制御部、３００…ウェイト制御部、400…外部バ
ス制御部、５００…メインメモリ。
０…Ｉ／Ｏモジュール、１００…ＣＰＵコア、２００…
メモリ制御部、３００…ウェイト制御部、400…外部バ
ス制御部、５００…メインメモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水野 弘之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】データを演算するプロセッサと、 予め定められた特定のアドレスを境界としてデータの入
出力部を共有する複数のブロックに分割し、上記複数の
ブロックのうち、少なくとも１つのブロックは他のブロ
ックよりアクセス速度が速いメモリと、 上記プロセッサが出力するアドレスを監視して上記プロ
セッサのメモリアクセス時間を調整するウェイト制御回
路とを同一の半導体基板上に形成したことを特徴とする
メモリ内蔵型プロセッサ。 - 【請求項２】圧縮された動画データを外部から受信し、
上記受信されたデータを復元しながら表示装置に動画表
示を行うデータ処理装置において、 上記受信データを処理するプロセッサと、 複数のメモリセルを有し、このメモリセルを予め定めら
れた特定のアドレスを境界としてデータの入出力部を共
有する複数のブロックに分割するよう構成したメモリ
と、 前記プロセッサが出力するアドレスに基づいて上記プロ
セッサのメモリアクセス時間を調整すると共に格納すべ
きデータに基づいて上記メモリの１つのブロックを選択
するウェイト制御回路が同一の半導体基板上に形成した
ことを特徴とするメモリ内蔵型プロセッサ。 - 【請求項３】請求項１記載のメモリ内蔵型プロセッサに
おいて、上記メモリのデータ入出力部に前記メモリのア
クセス速度を上記プロセッサに通知する手段を設けたこ
とを特徴とするメモリ内蔵型プロセッサ。 - 【請求項４】請求項２記載のメモリ内蔵型プロセッサに
おいて、 上記メモリの上記複数のブロックのうち少なくとも１つ
のブロックは他のブロックよりもアクセス速度が速く、 上記受信データを上記メモリのアクセス速度の遅いブロ
ックに格納し上記プロセッサが処理する過程に生じる中
間データ及び結果データを上記アクセス速度の速いブロ
ックに格納することを特徴としたメモリ内蔵型プロセッ
サ。 - 【請求項５】予め定められた命令に従ってデータを演算
するプロセッサと、 予め定められた特定のアドレスを境界として第１と第２
のブロックに分割され、上記２つのブロックのそれぞれ
対応するビット位置のデータ読み出し線をスイッチで接
続したメモリを同一の半導体基板上に形成したメモリ内
蔵型プロセッサであって、 上記第１のブロックには上記命令を、上記第２のブロッ
クには上記データをそれぞれ記憶した状態で上記プロセ
ッサが上記メモリをアクセスする場合は上記スイッチを
切断状態にし、上記命令と上記データは同時アクセスが
可能となり、 上記命令が上記第１のブロックを越えて上記第２のブロ
ックにも記憶される場合、もしくは上記データが上記第
２のブロックを越えて上記第１のブロックにも記憶され
る場合は、上記スイッチ手段を導通状態にし、上記命令
と上記データは時分割アクセスとなることを特徴とする
メモリ内蔵型プロセッサ。 - 【請求項６】予め定められた命令に従って複数のレジス
タデータを演算し、割り込み処理可能なプロセッサと、 予め定められた特定のアドレスを境界として第１と第２
のブロックに分割され、上記２つのブロックのそれぞれ
対応するビット位置のデータ読み出し線をスイッチで接
続したメモリを同一の半導体基板上に形成したメモリ内
蔵型プロセッサであって、 上記第１のブロックのデータ入出力部にデータラッチを
設け、上記ラッチは上記プロセッサのレジスタとして使
用され、上記ラッチは少なくとも上記複数のレジスタの
総ビット数を持ち、 上記プロセッサに割り込み処理が発生した場合は、上記
ラッチのデータを上記第１のブロックに全ビット同時に
転送し、上記割り込み処理が終了した時は、上記第１の
ブロックから前記ラッチに全ビット同時にデータを転送
することを特徴とするメモリ内蔵型プロセッサ。 - 【請求項７】データを演算するプロセッサと、 予め定められた特定のアドレスを境界として複数のブロ
ックに分割され、上記複数のブロックのそれぞれに対応
するビット位置のデータ読み出し線をスイッチ手段で接
続したメモリと、 上記プロセッサが出力するアドレスを監視して上記プロ
セッサのメモリアクセス時間を調整すると共に、上記ス
イッチ手段を制御するウェイト制御回路であり、上記ア
ドレスを監視する範囲を設定するレジスタを有するウェ
イト制御回路と、を同一の半導体基板上に形成し、 上記アドレスが上記レジスタに設定された範囲に対応す
る上記スイッチを接続するようにしたことを特徴とする
メモリ内蔵型プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9062711A JPH10260894A (ja) | 1997-03-17 | 1997-03-17 | メモリ内蔵型プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9062711A JPH10260894A (ja) | 1997-03-17 | 1997-03-17 | メモリ内蔵型プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10260894A true JPH10260894A (ja) | 1998-09-29 |
Family
ID=13208194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9062711A Pending JPH10260894A (ja) | 1997-03-17 | 1997-03-17 | メモリ内蔵型プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10260894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328329B1 (ko) * | 1998-01-22 | 2002-03-12 | 가네꼬 히사시 | 명령 메모리 회로 |
| US6684278B1 (en) | 1999-07-16 | 2004-01-27 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer and memory access control method |
-
1997
- 1997-03-17 JP JP9062711A patent/JPH10260894A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328329B1 (ko) * | 1998-01-22 | 2002-03-12 | 가네꼬 히사시 | 명령 메모리 회로 |
| US6684278B1 (en) | 1999-07-16 | 2004-01-27 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer and memory access control method |
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