JPH07160574A

JPH07160574A - 情報処理装置

Info

Publication number: JPH07160574A
Application number: JP5312102A
Authority: JP
Inventors: Takahiro Watabe; 隆弘渡部
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-13
Filing date: 1993-12-13
Publication date: 1995-06-23

Abstract

(57)【要約】【目的】アプリケーションの稼働に必要最低限のメモ
リに対してのみ電力供給を行ない、他のメモリに対して
は効率良く電力供給を停止しシステム全体の消費電力消
費を抑える情報処理装置を提供することを目的とする。【構成】バッファ５１０およびバッファ５２０を用い
てバスを階層化し、カウンタ６２０を用いてメモリ２０
０内の１つのページへの連続アクセス回数をカウント
し、メモリ２００内の個々のページへのアクセス頻度を
求めておく。メモリ３００内のページがアクセスされた
場合に、メモリ２００内の最もアクセス頻度の少ないペ
ージと入れ替える。これにより、アクセス頻度の多いペ
ージをメモリ２００に配置し、電源を効率良く停止でき
る。また、バス１０１の配線長が最短となるように配置
をすることでCPU１００がメモリ２００をアクセスする
際のドライブする負荷を抑えることができ必要な電力を
低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置の低消費電
力化技術に関し、特にメモリ装置およびメモリアクセス
時にバスをドライブするために必要な電力の省電力化に
関する。

【０００２】

【従来の技術】近年、情報処理装置はその小型化に伴い
可搬性が重要な要素となってきており、バッテリによる
電力供給により可搬性を実現している。バッテリを使用
した場合の情報処理装置の動作時間を延ばすために情報
処理装置自体の消費電力を可能なかぎり抑える必要があ
る。

【０００３】従来の情報処理装置では、特開平４ー２３
０５０８号公報に示されているように、メモリの消費電
力を抑えるために、記憶容量の小さなメモリを複数個実
装し、実行するアプリケーションを稼働するのに必要な
メモリサイズに基づきこのアプリケーションの実行環境
がロードされているメモリに対してのみ選択的に電源を
供給し、アプリケーションの実行には関係のないメモリ
に対する電源の供給を抑えることで消費電力の増大を抑
えていた。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
技術によれば、以下の２点により消費電力が増大すると
いう問題点を有していた。第１に実装メモリの総容量を
増やす場合には小容量のメモリを多く使用することにな
るので、部品数の増大に伴い消費電力が増加する。第２
に１つのバス上に全ての小容量メモリを接続することか
らバスの配線長が長くなるので、メモリアクセス時にお
けるバスの負荷が増大して消費電力が増加する。特に、
CMOSプロセスによるLSIを用いた場合には、負荷容量の
増大は消費電力の増大に直結する。

【０００５】また、仮想記憶によるメモリ管理を行なう
OSの環境下で実行されるアプリケーションの場合、その
アプリケーションの起動時には連続して確保されていた
メモリ上のエリアも、ページングの発生（ページ入れ替
え）により時間の経過と共に複数のメモリ上に分散する
ことになるので、電力供給が必要なメモリが結果的には
多くなってしまい、省電力化を図ることが困難であると
いう問題点を有していた。

【０００６】本発明は上記問題点に鑑み、複数のメモリ
を使用する場合にバスの負荷を軽減すると共に、ページ
ング方式による仮想記憶によるメモリ管理を行なうOSの
環境下でアプリケーション実行する場合にも、メモリ全
体の消費電力を抑える情報処理装置を提供することを目
的とする。

【０００７】

【課題を解決するための手段】上記問題点を解決するた
めに本発明は、外部記憶装置に記憶されたプログラムを
含むデータを所定のデータ単位に分割して複数の記憶手
段に動的に配置する情報処理装置であって、ＣＰＵとと
もに第１のバスに接続され、複数のデータ単位を記憶す
る第１の記憶手段と、第２のバスに接続され、第１の記
憶手段とは異なる複数のデータ単位を記憶する第２の記
憶手段と、第１のバスと第２のバスとの間で信号をドラ
イブするか電気的に切断するかを切り替える第１のバッ
ファと、外部記憶装置が接続された第３のバスと第２の
バスとの間で信号をドライブするか電気的に切断するか
を切り替える第２のバッファと、ＣＰＵが第１の記憶手
段、第２の記憶手段、外部記憶装置の何れにアクセスす
るかに応じて第１のバッファおよび第２のバッファを接
断を制御するバス制御部と、ＣＰＵから最も頻繁にアク
セスされるデータ単位を第１の記憶手段に動的に配置す
るメモリ管理手段とを備え、前記第１の記憶手段は、Ｃ
ＰＵとの間を接続する第１のバスの配線長が他のバスに
比較して短くなる位置に実装されている。

【０００８】前記バス制御部は、ＣＰＵから出力される
アドレスをデコードしてアクセス先が、第１の記憶手
段、第２の記憶手段、外部記憶装置の何れであるかを判
別し、アクセス先が第１の記憶手段であれば第１及び第
２のバッファを切断させ、アクセス先が第２の記憶手段
であれば第１のバッファのみ電気的に接続させ、アクセ
ス先が第３の記憶手段であれば第１及び第２のバッファ
を電気的に接続させるように構成されていてもよい。

【０００９】前記メモリ管理手段は、ＣＰＵが第１の記
憶手段以外にアクセスしたとき、当該アクセスされたデ
ータを含むデータ単位と、第１の記憶手段のデータ単位
とを入れ替えるように構成されていてもよい。また、前
記所定の単位は仮想記憶方式におけるページング単位で
あるページであり、第１の記憶手段は、複数のページを
記憶する領域を有するメモリと、メモリの各ページに対
応して、ページ番号およびページへのアクセス回数を記
憶するアクセス制御部と、アクセスされたページ番号を
次のアクセス終了時まで保持する旧ページレジスタと、
アクセスされる毎に、当該アクセス先のページ番号と、
旧ページレジスタの内容とを比較して一致しているか否
かを判定する比較回路と、比較回路が一致したと判定し
たとき、１つカウントして当該アクセスされたページへ
のアクセス回数を数えるカウンタと、を備え、メモリ管
理手段は、第１の記憶手段において比較回路が一致しな
いと判定したときカウンタを読み取ってクリアするとと
もにアクセス制御部の対応するアクセス回数に読み取っ
たカウント値を加算し、第１の記憶手段以外のページが
アクセスされたとき当該ページとアクセス制御部が示す
アクセス回数が最も少ない第１の記憶手段のページとを
入れ替えるように構成されていてもよい。

【００１０】また、前記所定の単位は仮想記憶方式にお
けるページング単位であるページであり、第１の記憶手
段は、複数のページを記憶する領域を有するメモリと、
メモリの各ページに対応して、ページ番号およびページ
へのアクセス回数を記憶するアクセス制御部と、アクセ
スされたページ番号を次のアクセス終了時まで保持する
旧ページレジスタと、アクセスされる毎に、当該アクセ
ス先のページ番号と、旧ページレジスタの内容とを比較
して一致しているか否かを判定する比較回路と、比較回
路が一致したと判定したとき、１つカウントして当該ア
クセスされたページへのアクセス回数を数えるカウンタ
と、比較回路が一致しないと判定したとき第１の割り込
み要求信号を発生し、第１の記憶手段以外のページがア
クセスされたとき第２の割り込み要求信号を発生する割
り込み要求手段とを備え、ＣＰＵは、第１の割込み要求
信号を受けたとき、カウンタを読み取ってクリアすると
ともにアクセス制御部の対応するアクセス回数に読み取
ったカウント値を加算する処理を実行し、第２の割り込
み要求を受けたとき、当該ページと第１の記憶手段のア
クセス回数が最も少ないページとを入れ替える処理をメ
モリ管理手段に実行させるように構成されていてもよ
い。

【００１１】また、前記メモリ管理手段は、ＣＰＵから
指定する仮想アドレスと、第１の記憶手段および第２の
記憶手段に対する物理アドレスとの対応関係を保持する
ページテーブルと、仮想アドレスを物理アドレスに変換
するとともに、第１の記憶手段、第２の記憶手段、およ
び外部記憶装置との間でページを入れ替える機能を有す
るページ管理部とを有していてもよい。

【００１２】

【作用】上記の手段により本発明の情報処理装置では、
バス制御部はＣＰＵが第１の記憶手段、第２の記憶手
段、外部記憶装置の何れにアクセスするかに応じて第１
のバッファおよび第２のバッファを接断を制御する。メ
モリ管理手段は、ＣＰＵから最も頻繁にアクセスされる
データ単位を第１の記憶手段に動的に配置する。これに
より、各記憶手段をアクセスするために必要なバスのみ
を選択的にドライブすることができ必要最低限の電力で
メモリへのアクセスが可能となる。

【００１３】上記バス制御部は、ＣＰＵから出力される
アドレスをデコードしてアクセス先が、第１の記憶手
段、第２の記憶手段、外部記憶装置の何れであるかを判
別し、アクセス先が第１の記憶手段であれば第１及び第
２のバッファを切断させ、アクセス先が第２の記憶手段
であれば第１のバッファのみ電気的に接続させ、アクセ
ス先が第３の記憶手段であれば第１及び第２のバッファ
を電気的に接続させる。これによりアクセスに必要なバ
スのみがドライブされることになる。

【００１４】また、前記所定の単位は仮想記憶方式にお
けるページング単位であるページであり、メモリ管理手
段は、第１の記憶手段において比較回路が一致しないと
判定したとき、カウンタを読み取ってクリアするととも
にアクセス制御部の対応するアクセス回数に読み取った
カウント値を加算し、第１の記憶手段以外のページがア
クセスされたとき、当該ページとアクセス制御部が示す
アクセス回数が最も少ない第１の記憶手段内のページと
を入れ替える。これにより、第１の記憶手段には、アク
セス頻度の高いページが格納されるようになり、仮想記
憶方式の場合でも省電力化を図ることができる。

【００１５】

【実施例】図１は本発明の実施例における情報処理装置
の構成を示す。図１において、１００は中央演算処理装
置（以下CPUと記す）で、ページング方式による仮想記
憶を実現するため、ページテーブル（図示しない）とメ
モリ管理ユニット（以下MMUと記す、図示しない）とを
内蔵している。ページテーブルは、ＣＰＵ１００のアプ
リケーションがメモリアクセス時に指定する仮想アドレ
スと、メモリシステム２００、又は３００に対する物理
アドレスとの対応関係を保持する。MMUは、メモリアク
セスに際してページテーブルを参照して、仮想アドレス
を物理アドレスに変換してバス１０１に出力する。この
とき、仮想アドレスに対応する物理アドレスがページテ
ーブルに存在しなければ、外部記憶装置４００と、メモ
リ２００又は３００との間でページの入れ替えを行う。
CPU１００においては、このMMUを用いてメモリシステム
２００および３００と外部記憶装置との間で、ページの
入れ替えを行なうためのテーブルを管理し仮想記憶を実
現するオペレーティングシステムが動作しているものと
する。。

【００１６】１０１、１０２、１０３は、それぞれメモ
リシステム２００、メモリシステム３００、外部記憶装
置４００を接続するバスであり、データバスとアドレス
バスとを含む。２００はメモリシステムで、ＲＡＭ２１
０とメモリ制御回路２２０と参照頻度テーブル（図示し
ない）とを備えて構成されている。

【００１７】ＲＡＭ２１０は、仮想記憶におけるページ
単位にプログラムやデータを記憶する複数の領域を有す
る。メモリ制御回路２２０は、メモリシステム２００に
おいてＲＡＭ２１０へのアクセス制御を行う。アクセス
に際してページ番号を外部に出力する。参照頻度テーブ
ルは、ＲＡＭ２１０の各ページ毎に参照回数を記憶す
る。この参照頻度テーブルは、CPU１００によって更新
され一定時間毎にその内容がクリアされる。参照回数
は、メモリシステム２００のページの入れ替えに際し
て、どのページを入れ替えるべきかを決定するのに用い
る。この決定は、CPU１００により参照回数が最も少な
いページが入れ替えるべきページとされる。

【００１８】３００はメモリシステムで、ＲＡＭ３１０
とメモリ制御回路３２０とを備えて構成されている。４
００は外部記憶装置で、仮想記憶方式を実現するための
プログラムやデータを格納しする二次記憶装置である。
５００はバス制御回路で、メモリアクセスに際してCPU
１００からバス１０１を介して出力されるアドレスをデ
コードし、メモリ２００、メモリ３００、外部記憶装置
４００の何れに対するアクセスであるかを判別する。バ
ス制御回路５００は、判別結果が外部記憶装置４００に
対するアクセスである場合には、バッファ５１０、５２
０に電源を投入する。このときバス１０２および１０３
がドライブされることになる。判別結果がメモリ３００
に対するアクセスである場合には、バッファ５２０の電
源を遮断したままバッファ５１０の電源を投入する。こ
のときバス１０２はドライブされ、バス１０３はドライ
ブされないことになる。判別結果がメモリ２００に対す
るアクセスである場合には、バッファ５１０および５２
０の電源を遮断したままにする。このときバス１０２お
よび１０３はドライブされないことになる。

【００１９】５１０はバッファで、バス１０１とバス１
０２とを接続し、電源が投入されているときには一方か
ら他方に信号をドライブし、電源が遮断されているとき
には双方のバスに対して電気的に接続しない（ハイイン
ピーダンス状態になる）。このバッファ５１０は、バス
制御回路５００により動的に電源が制御される。５２０
はバッファで、バス１０２とバス１０３とを接続し、バ
ッファ５１０と同等の機能を有し、バス制御回路５００
により動的に電源が制御される。

【００２０】６００は旧ページ番号レジスタで、CPU１
００がメモリシステム２００にアクセスしたページ番号
を記憶し、当該アクセス毎にその終了時に内容を更新す
る。つまり、前回アクセスしたページ番号を旧ページ番
号として記憶する。６１０は比較器で、メモリ２００が
アクセすされる際に、旧ページ番号レジスタ６００の内
容と、現在アクセスされているページ番号とを比較し一
致するかどうかを判断する。

【００２１】６２０はカウンタで、比較器６１０が一致
すると判断した場合に１つインクリメントする。その結
果、メモリ２００における当該ページの参照回数を保持
する。７００は割り込み制御回路で、比較器６１０が一
致しないと判断したとき、ＣＰＵ１００にページの入れ
替えを要求する割り込み信号７０１を発生する。

【００２２】上記の構成は、実装上は特にバス１０１の
配線長が最短となるようにCPU１００とメモリ２００と
バッファ５１０が配置されている。以上のように構成さ
れた情報処理装置について、その動作を次の３つに場合
わ分けして説明する。（１）CPU１００がメモリ２００
をアクセスする場合、（２）メモリ３００をアクセスす
る場合、（３）外部記憶装置４００をアクセスする場合（１）CPU１００がメモリ２００をアクセスする場合
は、以下の手順で行なう。 CPU１００よりアクセスす
るアドレスがバス１０１へ出力される。バス制御回路５
００はこのアドレスをデコードし、メモリ２００のアク
セスに必要のないバス１０２および１０３のドライブを
しないように、バッファ５１０および５２０の電源を遮
断する。従って、バス１０１のみがドライブされる。そ
のためメモリ３００、外部記憶装置４００が切り離され
るため、上記（１）と同様に消費電力を抑えることがで
きる。

【００２３】メモリ制御回路２２０は、アドレスを入力
しCPU１００により指定された処理（データの読みだ
し、または書き込み）を行なうためにRAM２１０を制御
する。このRAM２１０へのアクセスと並行して、比較器
６１０は旧ページ番号レジスタ６００よりCPU１００が
前回アクセスしたメモリ１００上のページ番号を読み出
し、今回アクセスされるページ番号との比較を行なう。

【００２４】この比較の結果、前回のアクセスと同一の
ページに対してアクセスが行なわれたと判断した場合
は、信号６０１を通じてカウンタ６２０に保持されてい
るページへの参照回数をインクリメントする。比較器６
１０により、前回のアクセスと異なるページに対してア
クセスが行なわれたと判断した場合は、信号６０１を通
じて割り込み制御回路７００に対して割り込み要求を行
なう。この割り込み要求は、メモリシステム２００内の
参照頻度テーブルを更新するために出力される。カウン
タ６２０および旧ページ番号レジスタ６００は、信号６
０１の状態を見て、CPU１００よりカウンタ６２０の値
が読みだされるまでその値の変更を停止する。これは、
割り込みハンドラ等本システムを管理するために必要と
なるプログラムの実行によりカウンタ６２０の内容が破
壊されるのを防止するためである。割り込み制御回路７
００は割り込み要求信号線７０１によりCPU１００に対
して割り込み要求を行なう。

【００２５】CPU１００はこの割り込み要求を受け付け
ると、旧ページ番号レジスタ６００およびカウンタ６２
０の内容を読みだし、メモリシステム２００内の参照頻
度テーブルの対応するページの参照回数に対して加算す
る。これにより、メモリ２００内の当該ページに対応す
る参照頻度テーブルが更新される。カウンタ６２０はこ
の読み出し動作が行われた後、それまで保持していたカ
ウント値がクリアされる。なお、CPU１００がカウンタ
６２０をアクセスする場合のバス制御回路５００の動作
はCPU１００がメモリ２００をアクセスする場合と同じ
である。

【００２６】（２）CPU１００がメモリ３００をアクセ
スする場合は以下の手順で行なう。まず、CPU１００よ
りアクセスするアドレスがバス１０１へ出力される。バ
ス制御回路５００はこのアドレスをデコードし、メモリ
３００のアクセスに必要なバス１０２をドライブするた
めにバッファ５１０の電源を投入する。電源投入後バッ
ファ５２０の動作が安定した後、バス１０２上にCPU１
００の出力したアドレス等メモリ３００をアクセスする
ために必要な情報を出力する。同時に、メモリ３００の
アクセスに必要のないバス１０３のドライブをしないよ
うに、バッファ５２０の電源を遮断する。また、メモリ
３００へのアクセスが連続して行われる場合は、バッフ
ァ５２０は連続して電源は供給されており、動作の安定
を待つ必要はない。

【００２７】メモリ制御回路３２０は、アドレスを入力
しCPU１００により指定された処理を行なう為にRAM３１
０を制御する。なお、メモリ３００の電源が遮断されて
いた場合は、メモリ３００への電源投入後、動作の安定
を待って処理を開始する。さらに、メモリ２００でない
ページがアクセスされたことをCPU１００に通知するた
めに信号３０１により割り込み制御回路７００に対して
割り込み要求を行なう。この割り込み要求は、メモリシ
ステム３００の当該アクセスされたページと、メモリシ
ステム２００のページとを交換を要求するためである。

【００２８】CPU１００はこの割り込み要求を受け付け
ると、メモリ２００上のページ毎のアクセス頻度を参照
し最もアクセス頻度（回数）の少ないページをメモリ３
００に転送し、メモリ２００内のそのページ位置に割り
込みの原因となったメモリ３００上のページの内容を転
送し、その後メモリ３００上のページを開放する。さら
に、メモリ２００およびメモリ３００上の各ページを管
理するための、CPU１００内のページテーブルの物理ア
ドレスと仮想アドレスとの対応を更新する。したがっ
て、より消費電力を抑えるためには、メモリ２００とメ
モリ３００間でのページの交換を短時間で終了させるた
めに、ページのサイズを小さくした方が効果的である。

【００２９】また、メモリ３００へのアクセスの完了
後、規定時間が経過した後にバス制御回路５００は、バ
ッファ５１０の電源、メモリ制御回路３２０はメモリ３
００の電源をそれぞれ遮断し、メモリ３００を内容を保
持するのに最低必要な電力のみが供給された状態にす
る。（３） CPU１００が外部記憶装置４００をアクセスす
る場合は以下の手順で行なう。CPU１００よりアクセス
するアドレスがバス１０１へ出力される。バス制御回路
５００はこのアドレスをデコードし、外部記憶装置４０
０のアクセスに必要なバス１０２および１０３をドライ
ブするためにバッファ５１０および５２０の電源を投入
する。電源投入後バッファ５１０および５２０は、動作
が安定した後、バス１０２およびバス１０３上にCPU１
００の出力した外部記憶装置４００をアクセスするため
に必要な情報を出力する。外部記憶装置４００へのアク
セスの完了後、規定時間が経過した後にバス制御回路５
００は、バッファ５１０および５２０の電源をそれぞれ
遮断する。

【００３０】上記の各動作おいて、CPU１００がメモリ
２００およびメモリ３００の個々をアクセスする場合に
必要な消費電力がP１およびP２であり、そのぞれのメモ
リへのアクセス頻度がR１およびR２であるとすると、見
かけ上CPU１がメモリをアクセスするために必要な電力
は、次式で表される。Ｐｏｗｅｒ = Ｐ１＊Ｒ１＋Ｐ２＊Ｒ２（ただし、
Ｒ１＋Ｒ２＝１）したがって、メモリアクセス時の見かけ上の消費電力を
削減するためには、メモリ２００へのアクセス時の消費
電力を削減することと、メモリ２００へのアクセス頻度
を高め、Ｐ２を削減ることが有効である。

【００３１】なお、本実施例では、カウンタ６２０、比
較器６１０、および旧ページ番号レジスタ６００とCPU
１００は独立したものとなっているが、同一のLSI内に
中央処理装置の１機能として組み込んでも良い。また、
本実施例では２つのメモリ２００、３００を用いたが、
メモリの数は、２つに限らず、３つ以上のメモリを用い
てよい。その場合、メモリを１つ増やす毎にバスバッフ
ァの数を１つ増やしてやれば良い。そして、メモリ制御
回路は、アクセスされるメモリに接続されたバスまで信
号をドライブするように各バスバッファを制御する。

【００３２】以上のように本実施例によれば、メモリ２
００とメモリ３００をバッファ５１０により接続された
バス１０１およびバス１０２上に設けることにより、バ
ス１０１に接続される構成要素の数を削減できると共
に、メモリ２００とバッファ１０２とをCPU１００の近
くに配置でき、バス１０１の配線長を最短にすること
で、CPU１００がメモリ２００をアクセスする場合の負
荷が軽減され電力を抑えることができる。

【００３３】また、カウンタ６２０に１つのページに対
して連続して行なわれたアクセス回数を記録し、メモリ
２００上の各ページ毎の参照頻度を求め、メモリ３００
へのアクセスが行われた場合に割り込みを発生させるこ
とで、メモリ２００上の最もアクセスされていないペー
ジと、メモリ３００上の最も最近にアクセスされたペー
ジとの入れ替えが可能となり、常にメモリ２００上に最
も最近にアクセスされたページのみを配置でき、メモリ
２００に対するアクセス頻度を高めることが可能とな
り、メモリ３００およびバッファ５１０に供給する電源
を効率良く遮断でき、消費電力を抑えることができる。

【００３４】

【発明の効果】以上説明してきたように、本発明の情報
処理装置によれば、バスと共に分割された複数のメモリ
のうち、中央処理装置に最も近い位置のメモリへアクセ
スする頻度が高くなるので、他のメモリの電源の供給を
効率よく停止することができ、バスの負荷容量を最小限
に抑えて、情報処理装置の省電力化を図ることができる
という効果がある。

【００３５】また、仮想記憶によるメモリ管理を行なう
OSの環境下で実行されるアプリケーションの場合でも、
アクセス頻度の高いページを中央処理装置に最も近い位
置のメモリの配置することによって、電力供給が必要な
メモリを少なくすることができ、省電力化を図ることが
できるという効果がある。さらに、中央処理装置に最も
頻繁にアクセスされるメモリとを接続するバスを実装上
最短となるように配置することで、頻繁にアクセスされ
るメモリへのアクス時の電力消費を低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における情報処理装置の
構成図である。

【符号の説明】

１００中央演算処理装置２００メモリバンク２１０ RAM ２２０メモリ制御回路３００メモリバンク３１０ RAM ３２０メモリ制御回路４００外部記憶装置５００バス制御回路５１０バッファ５２０バッファ６００旧ページ番号レジスタ６１０比較器６２０カウンタ７００割り込み制御回路

Claims

【特許請求の範囲】

【請求項１】外部記憶装置に記憶されたプログラムを
含むデータを所定のデータ単位に分割して複数の記憶手
段に動的に配置する情報処理装置であって、ＣＰＵとともに第１のバスに接続され、複数のデータ単
位を記憶する第１の記憶手段と、第２のバスに接続され、第１の記憶手段とは異なる複数
のデータ単位を記憶する第２の記憶手段と、第１のバスと第２のバスとの間で信号をドライブするか
電気的に切断するかを切り替える第１のバッファと、外部記憶装置が接続された第３のバスと第２のバスとの
間で信号をドライブするか電気的に切断するかを切り替
える第２のバッファと、ＣＰＵが第１の記憶手段、第２の記憶手段、外部記憶装
置の何れにアクセスするかに応じて第１のバッファおよ
び第２のバッファを接断を制御するバス制御部と、ＣＰＵから最も頻繁にアクセスされるデータ単位を第１
の記憶手段に動的に配置するメモリ管理手段とを備え、前記第１の記憶手段は、ＣＰＵとの間を接続する第１の
バスの配線長が他のバスに比較して短くなる位置に実装
されていることを特徴とする情報処理装置。
【請求項２】前記バス制御部は、ＣＰＵから出力され
るアドレスをデコードしてアクセス先が、第１の記憶手
段、第２の記憶手段、外部記憶装置の何れであるかを判
別し、アクセス先が第１の記憶手段であれば第１及び第
２のバッファを切断させ、アクセス先が第２の記憶手段
であれば第１のバッファのみ電気的に接続させ、アクセ
ス先が第３の記憶手段であれば第１及び第２のバッファ
を電気的に接続させることを特徴とする請求項１記載の
情報処理装置。
【請求項３】前記メモリ管理手段は、ＣＰＵが第１の
記憶手段以外にアクセスしたとき、当該アクセスされた
データを含むデータ単位と、第１の記憶手段のデータ単
位とを入れ替えることを特徴とする請求項２記載の情報
処理装置。
【請求項４】前記所定の単位は仮想記憶方式における
ページング単位であるページであり、第１の記憶手段は、複数のページを記憶する領域を有するメモリと、メモリの各ページに対応して、ページ番号およびページ
へのアクセス回数を記憶するアクセス制御部と、アクセスされたページ番号を次のアクセス終了時まで保
持する旧ページレジスタと、アクセスされる毎に、当該アクセス先のページ番号と、
旧ページレジスタの内容とを比較して一致しているか否
かを判定する比較回路と、比較回路が一致したと判定したとき、１つカウントして
当該アクセスされたページへのアクセス回数を数えるカ
ウンタと、を備え、メモリ管理手段は、第１の記憶手段において比較回路が
一致しないと判定したとき、カウンタを読み取ってクリ
アするとともにアクセス制御部の対応するアクセス回数
に読み取ったカウント値を加算し、第１の記憶手段以外
のページがアクセスされたとき、当該ページとアクセス
制御部が示すアクセス回数が最も少ない第１の記憶手段
内のページとを入れ替えることを特徴とする請求項３記
載の情報処理装置。
【請求項５】前記所定の単位は仮想記憶方式における
ページング単位であるページであり、第１の記憶手段は、複数のページを記憶する領域を有するメモリと、メモリの各ページに対応して、ページ番号およびページ
へのアクセス回数を記憶するアクセス制御部と、アクセスされたページ番号を次のアクセス終了時まで保
持する旧ページレジスタと、アクセスされる毎に、当該アクセス先のページ番号と、
旧ページレジスタの内容とを比較して一致しているか否
かを判定する比較回路と、比較回路が一致したと判定したとき、１つカウントして
当該アクセスされたページへのアクセス回数を数えるカ
ウンタと、比較回路が一致しないと判定したとき第１の割り込み要
求信号を発生し、第１の記憶手段以外のページがアクセ
スされたとき第２の割り込み要求信号を発生する割り込
み要求手段とを備え、ＣＰＵは、第１の割込み要求信号を受けたとき、カウン
タを読み取ってクリアするとともにアクセス制御部の対
応するアクセス回数に読み取ったカウント値を加算する
処理を実行し、第２の割り込み要求を受けたとき、当該
ページとアクセス制御部が示すアクセス回数が最も少な
い第１の記憶手段内のページとを入れ替える処理をメモ
リ管理手段に実行させることを特徴とする請求項３記載
の情報処理装置。
【請求項６】前記メモリ管理手段は、ＣＰＵから指定する仮想アドレスと、第１の記憶手段お
よび第２の記憶手段に対する物理アドレスとの対応関係
を保持するページテーブルと、仮想アドレスを物理アドレスに変換するとともに、第１
の記憶手段、第２の記憶手段、および外部記憶装置との
間でページを入れ替える機能を有するページ管理部とを
有することを特徴とする請求項４又は５記載の情報処理
装置。