KR100769557B1 - 데이터 처리 시스템 및 데이터 처리 유닛 - Google Patents

데이터 처리 시스템 및 데이터 처리 유닛 Download PDF

Info

Publication number
KR100769557B1
KR100769557B1 KR1020017009221A KR20017009221A KR100769557B1 KR 100769557 B1 KR100769557 B1 KR 100769557B1 KR 1020017009221 A KR1020017009221 A KR 1020017009221A KR 20017009221 A KR20017009221 A KR 20017009221A KR 100769557 B1 KR100769557 B1 KR 100769557B1
Authority
KR
South Korea
Prior art keywords
data processing
processing unit
memory
access
power mode
Prior art date
Application number
KR1020017009221A
Other languages
English (en)
Other versions
KR20020007294A (ko
Inventor
에몬스마르틴제이엘
Original Assignee
엔엑스피 비 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔엑스피 비 브이 filed Critical 엔엑스피 비 브이
Publication of KR20020007294A publication Critical patent/KR20020007294A/ko
Application granted granted Critical
Publication of KR100769557B1 publication Critical patent/KR100769557B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3265—Power saving in display device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명에서는 에너지 및 이용가능한 자원의 이용을 최적화하기 위하여, 감소된 전력 모드에서 데이터 처리 시스템의 일부를 형성하는 제 1 데이터 처리 유닛이 제 2 데이터 처리 유닛에 자신의 관련된 메모리에 대한 액세스를 제공한다. 감소된 전력 모드에서 제 1 데이터 처리 유닛은 감소된 저장 공간을 요구하는데, 남는 저장 공간은 제 2 데이터 처리 유닛에 이용가능하게 될 수 있다. 제 2 데이터 처리 유닛이 감소된 전력 모드에서만 동작한다면, 제 2 데이터 처리 유닛과 관련된 메모리는 스위치 오프(switch off)되어 에너지를 절약할 수 있거나, 또는 완전히 제거될 수 있다.

Description

데이터 처리 시스템 및 데이터 처리 유닛{DATA PROCESSING UNIT WITH ACCESS TO THE MEMORY OF ANOTHER DATA PROCESSING UNIT DURING STANDBY}
본 발명은 감소된 전력 모드(a reduced-power mode)의 데이터 처리 시스템에 관한 것으로, 이는 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 갖는 제 1 데이터 처리 유닛 및 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 갖는 제 2 데이터 처리 유닛을 포함한다.
또한, 본 발명은 감소된 전력 모드로 존재할 수 있으며, 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 갖는 데이터 처리 유닛에 관한 것이다.
이러한 유형의 장치는 WO 99/00741로부터 알려져 있다. 여기에서는 퍼스널 컴퓨터에서 이용될 다기능 제어기(a multifunction controller)가 기술되는데, 이는 통합 그래픽/비디오 제어기(a unified graphics/video controller)를 포함한다. 통합 그래픽/비디오 제어기는 이용자를 위하여 의도된 데이터를 디스플레이 유닛(a display unit)에 의한 재생에 적당한 신호로 처리한다. 통합 비디오 제어기를 위한 데이터는 CPU(Central Processing Unit)에 의해서 공급된다. CPU는 데이터를 통합 그래픽/비디오 제어기에 속하는 메모리내에 기록하고, 이를 레지스터 구조(a register structure)를 통하여 공급하거나 CPU에 속하는 메모리에서 이용할 수 있게 하며, 그 후에 통합 그래픽/비디오 제어기는 CPU에 속하는 메모리로부터 데이터를 패치(fetch)할 수 있다. 통합 그래픽/비디오 제어기가 이용할 수 있는 데이터를 가진 후에, 그 데이터는 통합 그래픽/비디오 제어기에 속하는 메모리에 의해서 처리된다. WO 99/00741에서는, 이러한 데이터의 교환이 통신 링크(a communication link) 및 결합형 PCI 브리지(a combined PCI bridge) 및 캐쉬 제어기(a cache controller)에 의해서 실행되며, 그 결과로서 통합 그래픽/비디오 제어기는 CPU에 속하는 캐쉬 메모리에 대한 액세스를 갖는다.
이러한 장치의 단점은, 영상(picture)이 시스템의 감소된 전력 모드에서 통합 그래픽/비디오 제어기를 통하여 재생되어야 하는 경우에, 데이터 처리 시스템의 불필요하게 많은 부분이 활성 상태로 남아서 불필요하게 많은 에너지를 소비하게 된다는 점이다.
발명의 개요
본 발명의 목적은 이용가능한 시스템 구성 요소(available system components)를 효율적으로 이용하여 감소된 전력 모드 데이터 처리 유닛의 에너지 소비를 더 감소시키기 위한 것이다.
이러한 목적을 위하여, 본 발명에 따른 장치는 데이터 처리 시스템의 감소된 전력 모드에서 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 제 2 데이터 처리 유닛에 제공하도록 제 1 데이터 처리 유닛이 배열된다는 특징을 갖는다.
데이터 처리 시스템의 감소된 전력 모드에서, 제 2 데이터 처리 유닛은 종종 정보를 처리하는데, 이것이 사실이기는 하지만, 정보의 양 및 교환(the quantity and exchange of information)이 통상적으로 제한된다. 감소된 전력 모드에서 제 1 데이터 처리 유닛은 감소된 수의 작업만을 수행하므로, 제 1 데이터 처리 유닛에 속하는 메모리의 일부는 이용되지 않은 채로 남게 된다. 감소된 전력 모드에서, 제 1 데이터 처리 유닛에 속하는 메모리를 제 2 데이터 처리 유닛의 데이터를 저장하는 데에 이용함으로써, 제 2 데이터 처리 유닛의 자신의 메모리의 이용이 회피될 수 있으며, 시스템 구성 요소는 최적의 이용 상태를 가질 수 있다.
제 1 데이터 처리 유닛에 속하는 메모리는 감소된 전력 모드에서 생성되어 제 2 데이터 처리 유닛에 의해서 처리될 데이터의 양을 갖는 용량과 관련하여 더욱 적합하게 되거나, 감소된 전력 모드에서 이용되지 않으나 스위치 오프되지도 않는 시스템 구성 요소의 일부를 형성할 수 있다. 제 2 데이터 처리 유닛이 감소된 전력 모드에서만 데이터를 처리해야 하는 경우에는, 제 2 데이터 처리 유닛에 대한 자신의 메모리는 생략될 수 있다.
이러한 모든 점들이 이용가능한 시스템 구성 요소를 효율적으로 이용하게 하며 에너지 소모를 감소시킨다.
본 발명의 실시예는 제 1 데이터 처리 유닛의 감소된 전력 모드 동안에, 제 1 데이터 처리 유닛이 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 제공하도록 배열된다는 특징을 갖는다.
제 1 데이터 처리 유닛이 감소된 전력 모드로 존재하는 동안에는, 제 1 데이터 처리 유닛에 속하는 메모리는 통상적으로 사용되지 않는다. 이러한 미사용 메모리를 이용함으로써, 제 2 데이터 처리 유닛 자신의 메모리의 이용이 회피되며, 그에 따라 시스템 구성 요소의 효율적인 이용 및 감소된 에너지 소모를 초래한다.
본 발명의 다른 실시예는 제 2 데이터 처리 유닛에 속하는 메모리가 스위치 오프되는 경우에, 제 1 데이터 처리 유닛이 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 제 2 데이터 처리 유닛에 제공하도록 배열되는 특징을 갖는다.
감소된 전력 모드에서, 데이터 처리 시스템의 가능한한 많은 구성 요소들이 스위치 오프되어 최적의 에너지 소비를 제공한다. 감소된 전력 모드에서 제 2 데이터 처리 유닛에 속하는 메모리를 스위치 오프하고, 제 2 데이터 처리 유닛에 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 제공함으로써, 데이터 처리 시스템의 에너지 소비는 감소되며, 제 2 데이터 처리 유닛은 제 1 데이터 처리 유닛에 속하는 메모리의 도움으로 계속해서 감소된 작업 세트를 수행할 수 있다. 제 1 데이터 처리 유닛에 속하는 메모리는, 예를 들면, 용량과 관련하여, 감소된 전력 모드에서 처리될 감소된 데이터의 양에 더욱 적합하거나, 감소된 전력 모드에서 이용되지 않으나 스위치 오프되지도 않는 시스템 구성 요소의 일부가 된다.
본 발명은 도면을 참조하여 더욱 잘 설명될 것이다.
도 1은 제어기가 다양한 시스템 구성 요소들간의 상호작용을 제어하는 시스템을 도시한다.
도 2는 비디오 제어기가 마이크로프로세서의 외부 메모리를 이용하는 시스템을 도시한다.
도 3은 비디오 제어기가 마이크로프로세서의 내부 메모리를 이용하는 시스템을 도시한다.
도 4는 비디오 제어기가 자신의 메모리를 이용할 수 있으나, 감소된 전력 모드에서 마이크로프로세서의 메모리를 이용하는 시스템을 도시한다.
도면에서, 데이터 처리 유닛은 마이크로프로세서의 형태로 도시된다. 디지털 신호 프로세서와 같은 다른 데이터 처리 유닛 역시 이용될 수 있다.
도 1은 마이크로프로세서(10), 마이크로프로세서에 속하는 메모리(15), 시스템 구성 요소들 사이의 상호작용을 제어하는 제어기(13) 및 비디오 제어기(17)를 포함하는 데이터 처리 시스템을 도시한다. 이러한 시스템은 감소된 전력 모드로 존재할 수 있다.
감소된 전력 모드에서, 다양한 시스템 구성 요소들을 최적의 상태로 이용하는 것이 중요하다. 감소된 전력 모드에서, 비디오 제어기(17)는 종종 한정된 양의 정보를 재생한다. 이때 필요한 것은 이러한 정보가 저장될 메모리이다. 마이크로프로세서(10)에 속하는 메모리를 이용함으로써, 비디오 제어기(17) 자신의 메모리 이용이 회피될 수 있다. 감소된 모드에서의 마이크로프로세서(10)는 덜 활성화되거나, 비활성화되는데, 이는 메모리(15)의 이용을 감소시킨다. 비워진 메모리(15)의 용량은 비디오 제어기(17)에 의해서 이용될 수 있다. 마이크로프로세서(10)가 감소된 전력 모드에서 스위치 오프(switch off)된 경우에, 마이크로프로세서(10)에 할당된 메모리(15)의 전체 부분을 비디오 제어기(17)가 이용할 수 있게 된다.
비디오 제어기(17)가 감소된 전력 모드에서만 데이터를 재생하는 경우에, 메모리(15)는 비디오 제어기(17)를 위한 유일한 메모리로서 충분할 것인데, 그 이유는 정규 전력 모드(normal-power mode)에서 비디오 제어기(17)가 메모리를 필요로 하지 않고, 따라서, 메모리(15)는 다시 마이크로프로세서(10)에게 전적으로 이용가능하게 되기 때문이다.
도 2는 마이크로프로세서(20), 비디오 제어기(27), 마이크로프로세서에 속하는 외부 메모리(25) 및 마이크로프로세서(20)내에 포함된 제어기(23)를 포함하는 데이터 처리 시스템을 도시한다. 제어기(23)는, 가능하게는 마이크로프로세서(20)에 의해서 명령을 받아, 마이크로프로세서(20)에 속하는 메모리(25)에 대한 액세스를 제어한다. 마이크로프로세서(20)의 일부, 그 중에서도 제어기(23)를 활성 상태로 유지하여, 감소된 전력 모드에서 마이크로프로세서(20)에 속하는 메모리(25)를 비디오 제어기(27)가 이용할 수 있게 함으로써, 비디오 제어기(27)에 속하는 자신의 메모리의 이용이 회피될 수 있다. 예를 들면, 감소된 전력 모드에서, 마이크로프로세서(20)는 스위치 오프될 수 있으며, 반면에 비디오 제어기(27)를 위한 메모리(25)에 대한 액세스는 유지된다. 결과적으로, 에너지 소비가 감소되며, 시스템 구성 요소들은 최적의 이용 상태가 된다. 비디오 제어기(27)가 감소된 전력 모드에서만 데이터를 재생하는 경우에, 메모리(25)는 비디오 제어기(27)를 위한 유일한 메모리로서 충분할 것인데, 그 이유는 정규 전력 모드에서 비디오 제어기(27)가 메모리를 필요로 하지 않고, 그에 따라 메모리(25)를 다시 전적으로 마이크로프로세서(20)가 이용할 수 있기 때문이다.
도 3은 비디오 제어기(27) 및 마이크로프로세서(30)를 포함하는 데이터 처리 시스템을 도시하며, 마이크로프로세서(30)는 감소된 전력 모드에서 외부로부터 비디오 제어기(37)에 대한 액세스가 가능한 메모리(35)를 그 내부에 포함하고 있다. 일부 시스템에서는 마이크로프로세서(30)가 스위치 오프되는 것이 아니라, 단지 최소의 작업 세트만을 수행할 필요가 있다. 이를 위해, 마이크로프로세서(30)는 메모리(35)의 작은 부분만을 가질 필요가 있으나, 그럼에도 불구하고 전체 메모리(35)에는 에너지가 공급되어야 한다. 비디오 제어기(37)가 메모리(35)의 미사용 부분을 사용할 수 있도록 함으로써, 비디오 제어기(37)에 속하는 추가적인 메모리의 사용이 회피될 수 있다. 또한, 결과적으로 비디오 제어기(17)에 속하는 메모리와 관련된 에너지 소모가 회피되어, 이용가능한 시스템 구성 요소를 최적으로 이용할 수 있게 된다.
도 4는 마이크로프로세서(40), 제어기(43), 마이크로프로세서에 속하는 메모리(45), 비디오 제어기(47), 비디오 제어기(47)에 속하는 메모리(49) 및 메모리로의 에너지 공급을 인터럽트(interrupt)하는 스위치(48)를 포함하는 데이터 처리 시스템을 도시한다.
감소된 전력 모드에서, 제어기(43)는 비디오 제어기(47)에 마이크로프로세서(40)에 속하는 메모리(45)에 대한 액세스를 제공한다. 메모리(45)는 감소된 전력 모드에서 비디오 제어기(47)의 데이터를 위한 충분한 저장 용량을 갖는다. 비디오 제어기(47)에 속하는 메모리(49)는 감소된 전력 모드에서 더 이상 필요하지 않으며, 스위치(48) 또는 전력 강하 핀(a power-down pin)(46)에 의해서 스위치 오프될 수 있으며, 그에 따라 에너지 소비가 감소된다. 비디오 제어기(47)에 속하는 메모리(49)의 스위칭-오프는 도 1, 2 및 3에 도시된 개선점들과 결합될 수 있다.

Claims (18)

  1. 감소된 전력 모드(a reduced-power mode)에서 기능하는 데이터 처리 시스템에 있어서,
    제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 갖는 상기 제 1 데이터 처리 유닛과,
    자기 자신의 메모리를 갖고, 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리에 대한 액세스를 갖는 제 2 데이터 처리 유닛을 포함하고,
    상기 제 1 데이터 처리 유닛은 상기 데이터 처리 시스템의 감소된 전력 모드에서 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리에 대한 액세스를 상기 제 2 데이터 처리 유닛에 제공하도록 구성되고, 상기 제 2 데이터 처리 유닛은 상기 자기 자신의 스위치-오프된 메모리 대신에 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리를 이용하는
    데이터 처리 시스템.
  2. 제 1 항에 있어서,
    상기 데이터 처리 시스템의 감소된 전력 모드가 상기 제 1 데이터 처리 유닛의 감소된 전력 모드를 의미하는 기간에, 상기 제 1 데이터 처리 유닛은 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리에 대한 액세스를 상기 제 2 데이터 처리 유닛에 제공하도록 배열되는
    데이터 처리 시스템.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 데이터 처리 유닛에 속하는 상기 메모리가 상기 제 1 데이터 처리 유닛의 일부를 형성하는
    데이터 처리 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 데이터 처리 유닛에 속하는 상기 메모리는 캐시 메모리(a cache memory)인
    데이터 처리 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 데이터 처리 유닛은 마이크로프로세서(a microprocessor)인
    데이터 처리 시스템.
  7. 제 1 항에 있어서,
    상기 제 2 데이터 처리 유닛은 비디오 제어기(a video controller)인 데이터 처리 시스템.
  8. 감소된 전력 모드로 존재할 수 있으며, 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 갖는 상기 데이터 처리 유닛에 있어서,
    감소된 전력 모드에서, 제 1 데이터 처리 유닛이 상기 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 제 2 데이터 처리 유닛에 제공하는 메커니즘을 포함하며,
    상기 제 1 데이터 처리 유닛은 제 2 메모리가 스위치 오프된 때 제 1 메모리에 대한 액세스를 상기 제 2 데이터 처리 유닛에 제공하도록 배열되는
    데이터 처리 유닛.
  9. 감소된 전력 모드에서의 데이터 처리 시스템에 있어서,
    제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 갖는 상기 제 1 데이터 처리 유닛을 포함하고,
    상기 제 1 데이터 처리 유닛은 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리에 대한 액세스를 제 2 데이터 처리 유닛에 제공하며,
    상기 제 1 데이터 처리 유닛은, 상기 제 2 데이터 처리 유닛에 속하는 메모리가 스위치 오프된 때, 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리에 대한 액세스를 상기 제 2 데이터 처리 유닛에 제공하도록 구성되는
    데이터 처리 시스템.
  10. 감소된 전력 모드로 존재할 수 있으며, 제 1 데이터 처리 유닛에 연관된 제 1 메모리에 대한 액세스를 갖는 상기 제 1 데이터 처리 유닛과, 상기 제 1 메모리에 대한 액세스를 갖는 제 2 데이터 처리 유닛을 갖는, 데이터 처리 시스템에 있어서,
    상기 제 2 데이터 처리 유닛과 연관되며 스위치-오프 상태로 동작하는 제 2 메모리와,
    상기 제 1 메모리가 상기 제 2 데이터 처리 유닛을 서비스할 수 있는 감소된 전력 모드 동안에 상기 제 2 데이터 처리 유닛이 상기 제 2 메모리에 액세스하지 않도록, 상기 데이터 처리 시스템의 감소된 전력 모드 동안에 상기 제 1 데이터 처리 유닛이 상기 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 상기 제 2 데이터 처리 유닛에 제공하도록 허용하는 메커니즘을 포함하는
    데이터 처리 시스템.
  11. 제 10 항에 있어서,
    상기 제 2 메모리 유닛은 감소된 전력 모드 동안에 상기 제 1 또는 상기 제 2 데이터 처리 유닛 이외의 시스템 구성요소에 의해 액세스될 수 있는
    데이터 처리 시스템.
  12. 감소된 전력 모드로 존재할 수 있으며, 제 1 데이터 처리 유닛에 연관된 제 1 메모리에 대한 액세스를 갖는 상기 제 1 데이터 처리 유닛과, 상기 제 1 메모리에 대한 액세스를 갖는 제 2 데이터 처리 유닛을 갖는, 데이터 처리 시스템에 있어서,
    상기 제 2 데이터 처리 유닛과 연관된 제 2 메모리와,
    상기 제 1 데이터 처리 유닛은 상기 데이터 처리 시스템의 감소된 전력 모드 동안에 상기 제 1 데이터 처리 유닛에 속하는 메모리에 대한 액세스를 상기 제 2 데이터 처리 유닛에 제공하도록 허용하는 메커니즘을 포함하며,
    상기 제 1 데이터 처리 유닛은, 상기 제 2 메모리가 스위치 오프된 때 상기 제 1 메모리에 대한 액세스를 상기 제 2 데이터 처리 유닛에 제공하도록 배치되는
    데이터 처리 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 데이터 처리 유닛에 속하는 상기 메모리가 상기 제 1 데이터 처리 유닛의 일부를 형성하는
    데이터 처리 시스템.
  14. 제 12 항에 있어서,
    상기 제 1 데이터 처리 유닛에 속하는 상기 메모리는 캐시 메모리인
    데이터 처리 시스템.
  15. 제 12 항에 있어서,
    상기 제 1 데이터 처리 유닛은 마이크로 프로세서인
    데이터 처리 시스템.
  16. 제 12 항에 있어서,
    상기 제 2 데이터 처리 유닛은 비디오 제어기인
    데이터 처리 시스템.
  17. 데이터 처리 시스템으로서,
    메모리와 통신하며, 감소된 전력 모드에서 동작하고, 제 1 메모리의 선택된 일부에 액세스하는 제 1 프로세서와,
    상기 제 1 프로세서에 속하는 상기 제 1 메모리의 선택되지 않은 일부에 액세스하도록 배치되고, 비디오 제어기와 연관된 제 2 메모리를 또한 평가(assess)하는 상기 비디오 제어기를 포함하며,
    상기 비디오 제어기는 상기 제 2 메모리에 액세스하는 것이 금지된,
    데이터 처리 시스템.
  18. 제 17 항에 있어서,
    비디오 제어기 메모리로의 에너지 공급은 차단되는(interrupted),
    데이터 처리 시스템.
KR1020017009221A 1999-11-24 2000-11-15 데이터 처리 시스템 및 데이터 처리 유닛 KR100769557B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP99203936.2 1999-11-24
EP99203936 1999-11-24

Publications (2)

Publication Number Publication Date
KR20020007294A KR20020007294A (ko) 2002-01-26
KR100769557B1 true KR100769557B1 (ko) 2007-10-23

Family

ID=8240902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017009221A KR100769557B1 (ko) 1999-11-24 2000-11-15 데이터 처리 시스템 및 데이터 처리 유닛

Country Status (6)

Country Link
US (1) US6963987B1 (ko)
EP (1) EP1157370B1 (ko)
JP (1) JP2003515831A (ko)
KR (1) KR100769557B1 (ko)
CN (1) CN1188795C (ko)
WO (1) WO2001039164A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7230933B2 (en) * 2002-04-17 2007-06-12 Microsoft Corporation Reducing idle power consumption in a networked battery operated device
JP4180834B2 (ja) 2002-05-01 2008-11-12 富士通株式会社 情報処理装置および情報処理プログラム
JP2006502488A (ja) * 2002-10-11 2006-01-19 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 省電力ｖｌｉｗプロセッサ
TWI242970B (en) * 2004-04-02 2005-11-01 Htc Corp Frame refreshing method and handheld electronic device using the method
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
EP1626328A1 (en) * 2004-08-13 2006-02-15 Dialog Semiconductor GmbH Power saving during idle loop
EP1640966B1 (en) * 2004-09-23 2012-09-19 HTC Corporation Frame refresh method and circuit
US7222253B2 (en) * 2004-12-28 2007-05-22 Intel Corporation Dynamic power control for reducing voltage level of graphics controller component of memory controller based on its degree of idleness
US7373537B2 (en) * 2005-06-28 2008-05-13 Intel Corporation Response to wake event while a system is in reduced power consumption state
EP1958071B1 (en) * 2005-11-15 2012-03-07 Oracle America, Inc. Power conservation via dram access
US7873788B1 (en) 2005-11-15 2011-01-18 Oracle America, Inc. Re-fetching cache memory having coherent re-fetching
CN101356510B (zh) * 2005-11-15 2013-04-03 太阳微系统有限公司 当处理器处于低功率状态时可为后台dma装置提供数据的小型高功效高速缓冲存储器
US7958312B2 (en) 2005-11-15 2011-06-07 Oracle America, Inc. Small and power-efficient cache that can provide data for background DMA devices while the processor is in a low-power state
US7899990B2 (en) 2005-11-15 2011-03-01 Oracle America, Inc. Power conservation via DRAM access
US7516274B2 (en) 2005-11-15 2009-04-07 Sun Microsystems, Inc. Power conservation via DRAM access reduction
US7934054B1 (en) 2005-11-15 2011-04-26 Oracle America, Inc. Re-fetching cache memory enabling alternative operational modes
US7536511B2 (en) * 2006-07-07 2009-05-19 Advanced Micro Devices, Inc. CPU mode-based cache allocation for image data
KR101330121B1 (ko) * 2006-10-30 2013-11-26 삼성전자주식회사 컴퓨터시스템 및 그 제어방법
US8041848B2 (en) 2008-08-04 2011-10-18 Apple Inc. Media processing method and device
US9128842B2 (en) * 2012-09-28 2015-09-08 Intel Corporation Apparatus and method for reducing the flushing time of a cache

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5809314A (en) * 1994-12-23 1998-09-15 Intel Corporation Method of monitoring system bus traffic by a CPU operating with reduced power

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0405318A3 (en) * 1989-06-20 1991-11-27 Nec Corporation Microprocessor having cash bypass signal terminal
GB2260631B (en) * 1991-10-17 1995-06-28 Intel Corp Microprocessor 2X core design
US5450549A (en) * 1992-04-09 1995-09-12 International Business Machines Corporation Multi-channel image array buffer and switching network
JPH06215160A (ja) * 1992-08-25 1994-08-05 Texas Instr Inc <Ti> データ処理方法および装置
US5638530A (en) * 1993-04-20 1997-06-10 Texas Instruments Incorporated Direct memory access scheme using memory with an integrated processor having communication with external devices
WO1995015528A1 (en) * 1993-11-30 1995-06-08 Vlsi Technology, Inc. A reallocatable memory subsystem enabling transparent transfer of memory function during upgrade
US5632038A (en) * 1994-02-22 1997-05-20 Dell Usa, L.P. Secondary cache system for portable computer
FI100280B (fi) * 1994-10-07 1997-10-31 Nokia Mobile Phones Ltd Menetelmä tehonkulutuksen minimoimiseksi tietokonelaitteessa
US5530932A (en) * 1994-12-23 1996-06-25 Intel Corporation Cache coherent multiprocessing computer system with reduced power operating features
US5768628A (en) * 1995-04-14 1998-06-16 Nvidia Corporation Method for providing high quality audio by storing wave tables in system memory and having a DMA controller on the sound card for transferring the wave tables
US5845139A (en) * 1995-06-07 1998-12-01 Advanced Micro Devices, Inc. System for providing a host computer with access to a memory on a PCMCIA card in a power down mode
US5963721A (en) * 1995-12-29 1999-10-05 Texas Instruments Incorporated Microprocessor system with capability for asynchronous bus transactions
US5907330A (en) * 1996-12-18 1999-05-25 Intel Corporation Reducing power consumption and bus bandwidth requirements in cellular phones and PDAS by using a compressed display cache
EP0855718A1 (en) * 1997-01-28 1998-07-29 Hewlett-Packard Company Memory low power mode control
US6185704B1 (en) * 1997-04-11 2001-02-06 Texas Instruments Incorporated System signaling schemes for processor and memory module
US5941968A (en) * 1997-04-14 1999-08-24 Advanced Micro Devices, Inc. Computer system for concurrent data transferring between graphic controller and unified system memory and between CPU and expansion bus device
US6052133A (en) 1997-06-27 2000-04-18 S3 Incorporated Multi-function controller and method for a computer graphics display system
JPH11161385A (ja) * 1997-11-28 1999-06-18 Toshiba Corp コンピュータシステムおよびそのシステムステート制御方法
US6134609A (en) * 1998-03-31 2000-10-17 Micron Electronics, Inc. Method for using computer system memory as a modem data buffer by transferring modem I/O data directly to system controller and transferring corresponding system controller data directly to main memory
US6105141A (en) * 1998-06-04 2000-08-15 Apple Computer, Inc. Method and apparatus for power management of an external cache of a computer system
US6347294B1 (en) * 1998-09-22 2002-02-12 International Business Machines Corporation Upgradeable highly integrated embedded CPU system
US6381636B1 (en) * 1999-03-10 2002-04-30 International Business Machines Corporation Data processing system and method for permitting a server to remotely access a powered-off client computer system's asset information
US6523128B1 (en) * 1999-08-31 2003-02-18 Intel Corporation Controlling power for a sleeping state of a computer to prevent overloading of the stand-by power rails by selectively asserting a control signal

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5809314A (en) * 1994-12-23 1998-09-15 Intel Corporation Method of monitoring system bus traffic by a CPU operating with reduced power

Also Published As

Publication number Publication date
EP1157370B1 (en) 2014-09-03
CN1188795C (zh) 2005-02-09
WO2001039164A1 (en) 2001-05-31
KR20020007294A (ko) 2002-01-26
JP2003515831A (ja) 2003-05-07
CN1344403A (zh) 2002-04-10
EP1157370A1 (en) 2001-11-28
US6963987B1 (en) 2005-11-08

Similar Documents

Publication Publication Date Title
KR100769557B1 (ko) 데이터 처리 시스템 및 데이터 처리 유닛
US6631474B1 (en) System to coordinate switching between first and second processors and to coordinate cache coherency between first and second processors during switching
KR100326277B1 (ko) 컴퓨터시스템에있어전력소모를독립적으로감소시키는방법
US7120806B1 (en) Method for setting a power operating mode transition interval of a disk drive in a mobile device based on application category
US7360106B2 (en) Power-saving processing unit, power-saving processing method and program record medium
US10539997B2 (en) Ultra-low-power design memory power reduction scheme
EP0871178A2 (en) Integrated circuit having standby control for memory
KR20110038036A (ko) 슬리프 프로세서
EP1966702A2 (en) Power partitioning memory banks
JP2004046324A (ja) 待機モード付情報処理装置およびその待機モード開始方法と待機モード解除方法
EP1510908B1 (en) Processor resource power management
KR100727493B1 (ko) 휴대용 디지털 오디오/비디오 재생 장치
WO2005069148A2 (en) Memory management method and related system
US6851012B2 (en) Information processing system, information processing method and readable-by-computer recording medium
US20060206729A1 (en) Flexible power reduction for embedded components
US6684278B1 (en) Microcomputer and memory access control method
US6212609B1 (en) Alternate access mechanism for saving and restoring state of read-only register
US6622250B1 (en) SMBUS over the PCI bus isolation scheme and circuit design
JP2006004339A (ja) 半導体集積回路
JPH07160574A (ja) 情報処理装置
CN115729312A (zh) 自动切换处理器时钟的控制系统及芯片
JP2008243049A (ja) 情報処理装置および同装置のメモリ制御方法
JPH11167439A (ja) 多段階の電源選択状態を有する情報処理装置
JPH0793061A (ja) 情報処理装置
JP6128833B2 (ja) 処理装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
J501 Disposition of invalidation of trial
B701 Decision to grant
N231 Notification of change of applicant
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121008

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131004

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141009

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee