JPH10240607A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH10240607A JPH10240607A JP4232397A JP4232397A JPH10240607A JP H10240607 A JPH10240607 A JP H10240607A JP 4232397 A JP4232397 A JP 4232397A JP 4232397 A JP4232397 A JP 4232397A JP H10240607 A JPH10240607 A JP H10240607A
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- Japan
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- memory
- circuit
- memory unit
- cpu
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Abstract
(57)【要約】
【課題】 本発明は、特性の異なる少なくとも２個のメ
モリユニットを搭載し、メモリ使用環境設定時、あるい
はジョブ実行途中、上記メモリユニットを切り替え使用
する構成とすることにより、柔軟性の高い使用を実現す
るメモリシステムを構築することを主な特徴とする。 【解決手段】 ＣＰＵ１１にてメモリ領域割り当てのた
めの命令が発せられ、メモリ割り当て回路１８経由でメ
モリ領域判定回路１６（１７）に相当するメモリユニッ
トのアドレス領域の割り当てデータが設定される。特性
の異なる少なくとも２種のメモリ素子で構成されるメモ
リユニット１２（１３）は、有効となるメモリアクセス
制御回路１４または１５により生成されるメモリアクセ
ス制御信号によりアクセスされ、所望のデータをＣＰＵ
に供給する。
モリユニットを搭載し、メモリ使用環境設定時、あるい
はジョブ実行途中、上記メモリユニットを切り替え使用
する構成とすることにより、柔軟性の高い使用を実現す
るメモリシステムを構築することを主な特徴とする。 【解決手段】 ＣＰＵ１１にてメモリ領域割り当てのた
めの命令が発せられ、メモリ割り当て回路１８経由でメ
モリ領域判定回路１６（１７）に相当するメモリユニッ
トのアドレス領域の割り当てデータが設定される。特性
の異なる少なくとも２種のメモリ素子で構成されるメモ
リユニット１２（１３）は、有効となるメモリアクセス
制御回路１４または１５により生成されるメモリアクセ
ス制御信号によりアクセスされ、所望のデータをＣＰＵ
に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション等比較的小規模なコンピュ
ータシステム、あるいは通信機器等に用いて好適なメモ
リシステムに関する。
ュータ、ワークステーション等比較的小規模なコンピュ
ータシステム、あるいは通信機器等に用いて好適なメモ
リシステムに関する。
【０００２】
【従来の技術】近年半導体技術の進歩によりメモリＬＳ
Ｉが非常に安価に供給されるようになり、高性能マイク
ロプロセッサ、周辺制御用ＬＳＩと組み合わせることに
より、比較的高性能なコンピュータシステムを構築でき
るようになった。また、処理の分散化も進み、接続され
る入出力機器、特に通信機器においてはホストとなるコ
ンピュータシステムに何等劣ることのない仕様を要求さ
れることが多い。
Ｉが非常に安価に供給されるようになり、高性能マイク
ロプロセッサ、周辺制御用ＬＳＩと組み合わせることに
より、比較的高性能なコンピュータシステムを構築でき
るようになった。また、処理の分散化も進み、接続され
る入出力機器、特に通信機器においてはホストとなるコ
ンピュータシステムに何等劣ることのない仕様を要求さ
れることが多い。
【０００３】上述したコンピュータあるいは通信機器等
オプション機器に搭載されるメモリにＳＲＡＭ、ＤＲＡ
Ｍがある。前者は高速小容量、後者は低速大容量という
性能上の特徴を持ち、アプリケーションに応じて選択さ
れ、システムに搭載される。
オプション機器に搭載されるメモリにＳＲＡＭ、ＤＲＡ
Ｍがある。前者は高速小容量、後者は低速大容量という
性能上の特徴を持ち、アプリケーションに応じて選択さ
れ、システムに搭載される。
【０００４】
【発明が解決しようとする課題】上述したコンピュータ
あるいは通信機器等オプション機器では、システム毎、
使用するメモリの種類が固定され搭載されていたため、
システム使用中、ユーザやジョブに従い使用するメモリ
を切り替え、あるときは高速メモリ、あるときは大容量
メモリといったようにメモリ種を切り替え使用するとい
ったような柔軟性、拡張性のある使用はできなかった。
あるいは通信機器等オプション機器では、システム毎、
使用するメモリの種類が固定され搭載されていたため、
システム使用中、ユーザやジョブに従い使用するメモリ
を切り替え、あるときは高速メモリ、あるときは大容量
メモリといったようにメモリ種を切り替え使用するとい
ったような柔軟性、拡張性のある使用はできなかった。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、特性の異なる少なくとも２個のメモリユニットを
搭載し、メモリ使用環境設定時、あるいはジョブ実行途
中、上記メモリユニットを切り替え使用する構成とする
ことにより、柔軟性の高い使用を実現するメモリシステ
ムを提供することを目的とする。
あり、特性の異なる少なくとも２個のメモリユニットを
搭載し、メモリ使用環境設定時、あるいはジョブ実行途
中、上記メモリユニットを切り替え使用する構成とする
ことにより、柔軟性の高い使用を実現するメモリシステ
ムを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のメモリシステム
は、ＣＰＵを含むメモリを使用する装置と、特性の異な
る少なくとも２個のメモリユニットと、メモリ使用環境
設定時、ＣＰＵを介して上記メモリユニットに対するア
ドレス領域割り当てのための命令を受信し、続いて到来
するアドレス領域割り当てのためのデータが設定され、
この設定された値に基づき使用するメモリユニットを判
定するメモリ判定回路と、ＣＰＵを含む外部からメモリ
アクセス要求があったとき、上記メモリ判定回路によ
り、いずれのメモリユニットに対するアクセスかを判定
し、いずれか一方を有効としてメモリアクセスのための
制御信号を生成するメモリアクセス制御回路とを具備す
ることを特徴とする。また、ジョブの実行過程において
特定のキー入力を受信することにより環境設定時に設定
された有効とするメモリユニットの切り替えを行うメモ
リユニット切り替え回路と、メモリ切り替え要求があっ
たとき、ＣＰＵレジスタを含むジョブ実行途中のデータ
を有効となるメモリユニットに複写し、ジョブ実行を再
開するジョブ再起動実行回路を具備することも特徴とす
る。
は、ＣＰＵを含むメモリを使用する装置と、特性の異な
る少なくとも２個のメモリユニットと、メモリ使用環境
設定時、ＣＰＵを介して上記メモリユニットに対するア
ドレス領域割り当てのための命令を受信し、続いて到来
するアドレス領域割り当てのためのデータが設定され、
この設定された値に基づき使用するメモリユニットを判
定するメモリ判定回路と、ＣＰＵを含む外部からメモリ
アクセス要求があったとき、上記メモリ判定回路によ
り、いずれのメモリユニットに対するアクセスかを判定
し、いずれか一方を有効としてメモリアクセスのための
制御信号を生成するメモリアクセス制御回路とを具備す
ることを特徴とする。また、ジョブの実行過程において
特定のキー入力を受信することにより環境設定時に設定
された有効とするメモリユニットの切り替えを行うメモ
リユニット切り替え回路と、メモリ切り替え要求があっ
たとき、ＣＰＵレジスタを含むジョブ実行途中のデータ
を有効となるメモリユニットに複写し、ジョブ実行を再
開するジョブ再起動実行回路を具備することも特徴とす
る。
【０００７】このことにより、異なる複数種のメモリを
搭載して、ＣＰＵからの命令で割り当てられるメモリ領
域を任意に設定し、使用できる他、ジョブ実行途中にお
いてもアプリケーションに従うメモリ割り当ての切り替
えを実現でき、システムの柔軟性、拡張性が増す。
搭載して、ＣＰＵからの命令で割り当てられるメモリ領
域を任意に設定し、使用できる他、ジョブ実行途中にお
いてもアプリケーションに従うメモリ割り当ての切り替
えを実現でき、システムの柔軟性、拡張性が増す。
【０００８】
【発明の実施の形態】以下、図面を使用して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【０００９】図１は本発明の実施形態を示すブロック図
である。図において、１１はシステムの制御中枢となる
ＣＰＵである。１２、１３はメモリユニットであり、そ
れぞれＳＲＡＭ、ＤＲＡＭで構成される。１４、１５は
制御信号生成回路であり、それぞれメモリユニット１
２、１３に従うメモリアクセスのための各種信号（Ｃ
Ｅ、Ｒｅａｄ／Ｗｒｉｔｅ他）を生成する。１６、１７
はメモリ領域判定回路である。メモリ領域判定回路１
６、１７は、メモリユニット１２、１３毎設けられ、そ
れぞれのメモリユニット１２、１３に対してメモリ領域
が設定されるレジスタを内蔵し、そのレジスタ情報に基
づいてアクセスアドレスがいずれのメモリユニット１
２、１３に対するものかを判定するための機構を持つ。
１８はメモリ割り当て制御回路である。メモリ割り当て
制御回路１８は、ＣＰＵ１１から得られる情報をデコー
ドしてメモリ領域判定回路１６、１７に対し領域情報を
設定する回路である。
である。図において、１１はシステムの制御中枢となる
ＣＰＵである。１２、１３はメモリユニットであり、そ
れぞれＳＲＡＭ、ＤＲＡＭで構成される。１４、１５は
制御信号生成回路であり、それぞれメモリユニット１
２、１３に従うメモリアクセスのための各種信号（Ｃ
Ｅ、Ｒｅａｄ／Ｗｒｉｔｅ他）を生成する。１６、１７
はメモリ領域判定回路である。メモリ領域判定回路１
６、１７は、メモリユニット１２、１３毎設けられ、そ
れぞれのメモリユニット１２、１３に対してメモリ領域
が設定されるレジスタを内蔵し、そのレジスタ情報に基
づいてアクセスアドレスがいずれのメモリユニット１
２、１３に対するものかを判定するための機構を持つ。
１８はメモリ割り当て制御回路である。メモリ割り当て
制御回路１８は、ＣＰＵ１１から得られる情報をデコー
ドしてメモリ領域判定回路１６、１７に対し領域情報を
設定する回路である。
【００１０】１９はジョブ再起動実行回路である。ジョ
ブ再起動実行回路１９は、ジョブ実行途中特定のキー入
力（メモリ領域切り替え指示）を受信したことをＣＰＵ
１１経由で得、 ＣＰＵレジスタを含むジョブ実行途中
のデータを有効となるメモリユニット１２あるいは１３
に複写し、ジョブの実行再開を指示する。尚、図中、Ａ
ＤＲ／ＤＡＴはアドレス・データバスである。
ブ再起動実行回路１９は、ジョブ実行途中特定のキー入
力（メモリ領域切り替え指示）を受信したことをＣＰＵ
１１経由で得、 ＣＰＵレジスタを含むジョブ実行途中
のデータを有効となるメモリユニット１２あるいは１３
に複写し、ジョブの実行再開を指示する。尚、図中、Ａ
ＤＲ／ＤＡＴはアドレス・データバスである。
【００１１】図２は本発明実施例の動作を示すフローチ
ャートである。
ャートである。
【００１２】以下、図２を参照しながら図１に示す本発
明実施例の動作について詳細に説明する。
明実施例の動作について詳細に説明する。
【００１３】まず、システムに電源が投入された後、Ｃ
ＰＵ１１からメモリ領域設定のための命令が発せられ
る。これは、環境設定画面において、メモリの使用環境
をキーボード入力することによりなされる。メモリ領域
設定のための命令を受信したメモリ割り当て回路１８
は、これを解読し、続いて到来するアドレス情報に基づ
きメモリ領域判定回路１６、１７内蔵のレジスタにそれ
ぞれのメモリ１２、１３を使用するためのアドレス情報
が設定される。
ＰＵ１１からメモリ領域設定のための命令が発せられ
る。これは、環境設定画面において、メモリの使用環境
をキーボード入力することによりなされる。メモリ領域
設定のための命令を受信したメモリ割り当て回路１８
は、これを解読し、続いて到来するアドレス情報に基づ
きメモリ領域判定回路１６、１７内蔵のレジスタにそれ
ぞれのメモリ１２、１３を使用するためのアドレス情報
が設定される。
【００１４】メモリ領域判定回路１６、１７は、ＣＰＵ
１１によりメモリアクセスが実行されると、アクセスを
実行しようとするアドレスがいずれのメモリユニット１
２、１３に対するアクセスかを判定し、メモリユニット
１２に対するアクセスの場合、メモリアクセス制御回路
１４、メモリユニット１３に対するアクセスの場合、メ
モリアクセス制御回路１５を起動して、メモリアクセス
のために必要な各種制御信号の生成を促す。メモリアク
セス制御信号生成回路でメモリ・リード／ライトのため
の各種信号が生成され、これら信号によりメモリユニッ
ト１２あるいは１３のアクセスが可能となる。
１１によりメモリアクセスが実行されると、アクセスを
実行しようとするアドレスがいずれのメモリユニット１
２、１３に対するアクセスかを判定し、メモリユニット
１２に対するアクセスの場合、メモリアクセス制御回路
１４、メモリユニット１３に対するアクセスの場合、メ
モリアクセス制御回路１５を起動して、メモリアクセス
のために必要な各種制御信号の生成を促す。メモリアク
セス制御信号生成回路でメモリ・リード／ライトのため
の各種信号が生成され、これら信号によりメモリユニッ
ト１２あるいは１３のアクセスが可能となる。
【００１５】上述した回路構成により、メモリユニット
１２、１３として実装されるメモリ種により、メモリア
クセスの速度あるいは容量を任意に設定できる。例え
ば、メモリユニット１２として、４ＭＢのＳＲＡＭを実
装し、メモリユニット１３として１６ＭＢのＤＲＡＭを
実装した場合、はじめの４ＭＢは高速アクセスが可能な
ため、キャッシュメモリとしての使い方も可能である。
また、メモリユニット１２として実装したＳＲＡＭの容
量で足りる程度のジョブであればメモリユニット１２の
みを使った高速アクセスシステムとして使用することが
でき、あるジョブになって多くのメモリ容量が必要にな
る場合、ＣＰＵ１１から発せられる命令のみでメモリユ
ニット１３に切り替え、大容量のメモリを使用すること
が可能となる。
１２、１３として実装されるメモリ種により、メモリア
クセスの速度あるいは容量を任意に設定できる。例え
ば、メモリユニット１２として、４ＭＢのＳＲＡＭを実
装し、メモリユニット１３として１６ＭＢのＤＲＡＭを
実装した場合、はじめの４ＭＢは高速アクセスが可能な
ため、キャッシュメモリとしての使い方も可能である。
また、メモリユニット１２として実装したＳＲＡＭの容
量で足りる程度のジョブであればメモリユニット１２の
みを使った高速アクセスシステムとして使用することが
でき、あるジョブになって多くのメモリ容量が必要にな
る場合、ＣＰＵ１１から発せられる命令のみでメモリユ
ニット１３に切り替え、大容量のメモリを使用すること
が可能となる。
【００１６】上述した実施形態では環境設定時、ＣＰＵ
によりメモリ領域の切り替えを実行する形態としたが、
ジョブ実行過程においても同様の切り替えが実現でき
る。但し、この場合、ＣＰＵ１１が、ユーザによる、例
えば、［Ｃｔｌ］［Ｆｎ］［Ｆ５］の同時押下等、特定
のキー入力を感知することにより、メモリ割り当て回路
１８によるメモリ領域の再設定を実行することにより実
現される。メモリ割り当て回路１８は更に、ジョブ再起
動実行回路１９に動作指示を与え、一旦中断したジョブ
の再起動を行う。ジョブ再起動回路１９は、ＣＰＵレジ
スタを含むジョブ実行途中のデータを有効となるメモリ
ユニット１２または１３に複写し、ここに複写された内
容を読み出し、ジョブの実行を再開する。ジョブの中
断、再実行に要するデータ退避、復元して中断直前のア
ドレス位置からの再実行処理については従来より周知で
あり、本発明の出とは直接関係しないため、説明の冗長
を避ける意味でここでの説明は省略する。
によりメモリ領域の切り替えを実行する形態としたが、
ジョブ実行過程においても同様の切り替えが実現でき
る。但し、この場合、ＣＰＵ１１が、ユーザによる、例
えば、［Ｃｔｌ］［Ｆｎ］［Ｆ５］の同時押下等、特定
のキー入力を感知することにより、メモリ割り当て回路
１８によるメモリ領域の再設定を実行することにより実
現される。メモリ割り当て回路１８は更に、ジョブ再起
動実行回路１９に動作指示を与え、一旦中断したジョブ
の再起動を行う。ジョブ再起動回路１９は、ＣＰＵレジ
スタを含むジョブ実行途中のデータを有効となるメモリ
ユニット１２または１３に複写し、ここに複写された内
容を読み出し、ジョブの実行を再開する。ジョブの中
断、再実行に要するデータ退避、復元して中断直前のア
ドレス位置からの再実行処理については従来より周知で
あり、本発明の出とは直接関係しないため、説明の冗長
を避ける意味でここでの説明は省略する。
【００１７】図３は本発明が採用されるコンピュータシ
ステムの接続構成を示す図である。図において、３１は
ＣＰＵ、３２は上述したＳＲＡＭ、ＤＲＡＭが混在実装
されるメモリユニットであり、メモリ制御ユニット３３
を介して接続される。メモリ制御ユニット３３として図
１に波線で示すブロックが相当する。メモリ制御ユニッ
ト３３は更に、アドレス、データ、コントロールのため
のラインが複数本、束となって構成されるシステムバス
３４を介して入出力コントロール基板３５、３６に接続
される。入出力コントロール基板３５、３６もＣＰＵ同
様メモリユニット３２を使用して接続される入出力デバ
イスとの間の所望のデータ入出力処理を司るものであ
る。入出力コントロール基板として、例えば、ＬＡＮコ
ントローラがあり、ここに、通信バッファ制御のために
上述したメモリユニット３３ならびにメモリ制御ユニッ
ト３３相当の小規模なもの（図中斜線部分）が内蔵され
ても良い。
ステムの接続構成を示す図である。図において、３１は
ＣＰＵ、３２は上述したＳＲＡＭ、ＤＲＡＭが混在実装
されるメモリユニットであり、メモリ制御ユニット３３
を介して接続される。メモリ制御ユニット３３として図
１に波線で示すブロックが相当する。メモリ制御ユニッ
ト３３は更に、アドレス、データ、コントロールのため
のラインが複数本、束となって構成されるシステムバス
３４を介して入出力コントロール基板３５、３６に接続
される。入出力コントロール基板３５、３６もＣＰＵ同
様メモリユニット３２を使用して接続される入出力デバ
イスとの間の所望のデータ入出力処理を司るものであ
る。入出力コントロール基板として、例えば、ＬＡＮコ
ントローラがあり、ここに、通信バッファ制御のために
上述したメモリユニット３３ならびにメモリ制御ユニッ
ト３３相当の小規模なもの（図中斜線部分）が内蔵され
ても良い。
【００１８】以上説明のように本発明は、特性の異なる
複数種のメモリユニットが実装され、それぞれのメモリ
領域が設定されることにより、メモリアクセス要求があ
ったときに、アクセス先のアドレスをデコードし、設定
されたそれぞれのメモリ種に従う制御信号を生成するも
のであり、このことにより、メモリアクセス領域を外部
から設定でき、命令のみでアクセスするメモリ種の切り
替えも可能となるため、システムの柔軟性、拡張性が増
す。
複数種のメモリユニットが実装され、それぞれのメモリ
領域が設定されることにより、メモリアクセス要求があ
ったときに、アクセス先のアドレスをデコードし、設定
されたそれぞれのメモリ種に従う制御信号を生成するも
のであり、このことにより、メモリアクセス領域を外部
から設定でき、命令のみでアクセスするメモリ種の切り
替えも可能となるため、システムの柔軟性、拡張性が増
す。
【００１９】
【発明の効果】以上説明のように本発明は、特性の異な
る少なくとも２個のメモリユニットを搭載し、メモリ使
用環境設定時、あるいはジョブ実行途中、上記メモリユ
ニットを切り替え使用する構成とするものであり、この
ことにより、システムで使用するメモリ種を領域を区切
って任意に設定使用ができる。従って、ある領域に高速
アクセスメモリを設定し、他のメモリ領域として低速で
はあっても大容量メモリを設定するできる等メモリシス
テムを柔軟に、かつ構築できる。これにより、例えば、
メモリの一部をキャッシュメモリとして使用し、他の部
分を通常のメモリとして使用するアプリケーションを実
行できる。
る少なくとも２個のメモリユニットを搭載し、メモリ使
用環境設定時、あるいはジョブ実行途中、上記メモリユ
ニットを切り替え使用する構成とするものであり、この
ことにより、システムで使用するメモリ種を領域を区切
って任意に設定使用ができる。従って、ある領域に高速
アクセスメモリを設定し、他のメモリ領域として低速で
はあっても大容量メモリを設定するできる等メモリシス
テムを柔軟に、かつ構築できる。これにより、例えば、
メモリの一部をキャッシュメモリとして使用し、他の部
分を通常のメモリとして使用するアプリケーションを実
行できる。
【００２０】また、高速メモリを基本にしたシステムに
おいて、実行するジョブによって大容量のメモリが必要
になった場合、大容量低速メモリに切り替えてジョブ実
行を継続することが可能となる。これにより、高速メモ
リアクセスでジョブにも対応することができる。以上説
明のように本発明によれば、柔軟性、拡張性のあるメモ
リシステムを提供できる。
おいて、実行するジョブによって大容量のメモリが必要
になった場合、大容量低速メモリに切り替えてジョブ実
行を継続することが可能となる。これにより、高速メモ
リアクセスでジョブにも対応することができる。以上説
明のように本発明によれば、柔軟性、拡張性のあるメモ
リシステムを提供できる。
【図１】本発明の実施形態を示すブロック図。
【図２】本発明実施例の動作を示すフローチャート。
【図３】本発明が採用されるコンピュータシステムの接
続構成を示す図。
続構成を示す図。
１１、３１…ＣＰＵ、１２、１３、３２…メモリユニッ
ト、１４、１５…制御信号生成回路、１６、１７…メモ
リ領域判定回路、１８…メモリ割り当て回路、１９…ジ
ョブ再起動実行回路、３３…メモリ制御ユニット、３５
…ＬＡＮコントローラ。
ト、１４、１５…制御信号生成回路、１６、１７…メモ
リ領域判定回路、１８…メモリ割り当て回路、１９…ジ
ョブ再起動実行回路、３３…メモリ制御ユニット、３５
…ＬＡＮコントローラ。
Claims (4)
- 【請求項１】 ＣＰＵを含むメモリを使用する装置と、
特性の異なる少なくとも２個のメモリユニットと、メモ
リ使用環境設定時、ＣＰＵを介して上記メモリユニット
に対するアドレス領域割り当てのための命令を受信し、
続いて到来するアドレス領域割り当てのためのデータが
設定され、この設定された値に基づき使用するメモリユ
ニットを判定するメモリ判定回路と、ＣＰＵを含む外部
からメモリアクセス要求があったとき、上記メモリ判定
回路により、いずれのメモリユニットに対するアクセス
かを判定し、いずれか一方を有効としてメモリアクセス
のための制御信号を生成するメモリアクセス制御回路と
を具備することを特徴とするメモリシステム。 - 【請求項２】 上記特性の異なるメモリユニットとし
て、高速アクセスが要求されるメモリと、比較的低速で
も大容量が要求されるメモリが実装されることを特徴と
する請求項１記載のメモリシステム。 - 【請求項３】 上記メモリ判定回路は実装されるメモリ
ユニット毎設けられ、内蔵するレジスタに設定されたア
ドレス範囲を示す値とメモリアクセス時に到来するアド
レス値と比較し、そのアドレス範囲にあるときのみ該当
するメモリユニットを有効とすることを特徴とする請求
項１記載のメモリシステム。 - 【請求項４】 ＣＰＵを含むメモリを使用する装置と、
特性の異なる少なくとも２個のメモリユニットと、メモ
リ使用環境設定時、ＣＰＵを介して上記メモリユニット
に対するアドレス領域割り当てのための命令を受信し、
続いて到来するアドレス領域割り当てのためのデータが
設定され、この設定された値に基づき使用するメモリユ
ニットを判定するメモリ判定回路と、ＣＰＵを含む外部
からメモリアクセス要求があったとき、上記メモリ判定
回路により、いずれのメモリユニットに対するアクセス
かを判定し、いずれか一方を有効としてメモリアクセス
のための制御信号を生成するメモリアクセス制御回路
と、ジョブの実行過程において特定のキー入力を受信す
ることにより環境設定時に設定された有効とするメモリ
ユニットの切り替えを行うメモリユニット切り替え回路
と、メモリ切り替え要求があったとき、ＣＰＵレジスタ
を含むジョブ実行途中のデータを有効となるメモリユニ
ットに複写し、ジョブ実行を再開するジョブ再起動実行
回路とを具備することを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232397A JPH10240607A (ja) | 1997-02-26 | 1997-02-26 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232397A JPH10240607A (ja) | 1997-02-26 | 1997-02-26 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240607A true JPH10240607A (ja) | 1998-09-11 |
Family
ID=12632811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232397A Pending JPH10240607A (ja) | 1997-02-26 | 1997-02-26 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240607A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002196979A (ja) * | 2000-12-27 | 2002-07-12 | Kenwood Corp | 携帯端末装置 |
| US7796461B2 (en) | 2006-09-12 | 2010-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of memory chips |
| JP2013211033A (ja) * | 2008-02-28 | 2013-10-10 | Nokia Corp | メモリ機器のための拡張利用範囲 |
| US9311226B2 (en) | 2012-04-20 | 2016-04-12 | Memory Technologies Llc | Managing operational state data of a memory module using host memory in association with state change |
| US9983800B2 (en) | 2009-06-04 | 2018-05-29 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
-
1997
- 1997-02-26 JP JP4232397A patent/JPH10240607A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002196979A (ja) * | 2000-12-27 | 2002-07-12 | Kenwood Corp | 携帯端末装置 |
| US7796461B2 (en) | 2006-09-12 | 2010-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of memory chips |
| US11550476B2 (en) | 2008-02-28 | 2023-01-10 | Memory Technologies Llc | Extended utilization area for a memory device |
| JP2013211033A (ja) * | 2008-02-28 | 2013-10-10 | Nokia Corp | メモリ機器のための拡張利用範囲 |
| US9367486B2 (en) | 2008-02-28 | 2016-06-14 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11907538B2 (en) | 2008-02-28 | 2024-02-20 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11829601B2 (en) | 2008-02-28 | 2023-11-28 | Memory Technologies Llc | Extended utilization area for a memory device |
| US10540094B2 (en) | 2008-02-28 | 2020-01-21 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11494080B2 (en) | 2008-02-28 | 2022-11-08 | Memory Technologies Llc | Extended utilization area for a memory device |
| US11182079B2 (en) | 2008-02-28 | 2021-11-23 | Memory Technologies Llc | Extended utilization area for a memory device |
| US10983697B2 (en) | 2009-06-04 | 2021-04-20 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US11733869B2 (en) | 2009-06-04 | 2023-08-22 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US11775173B2 (en) | 2009-06-04 | 2023-10-03 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US9983800B2 (en) | 2009-06-04 | 2018-05-29 | Memory Technologies Llc | Apparatus and method to share host system RAM with mass storage memory RAM |
| US11226771B2 (en) | 2012-04-20 | 2022-01-18 | Memory Technologies Llc | Managing operational state data in memory module |
| US9311226B2 (en) | 2012-04-20 | 2016-04-12 | Memory Technologies Llc | Managing operational state data of a memory module using host memory in association with state change |
| US11782647B2 (en) | 2012-04-20 | 2023-10-10 | Memory Technologies Llc | Managing operational state data in memory module |
| US10042586B2 (en) | 2012-04-20 | 2018-08-07 | Memory Technologies Llc | Managing operational state data in memory module |
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