JPH06208632A

JPH06208632A - 図形／画像処理方法および装置

Info

Publication number: JPH06208632A
Application number: JP5209696A
Authority: JP
Inventors: I Pawate Basavaraj; アイ．パワテバサバラジ; Prince Betty; プリンスベティ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-08-25
Filing date: 1993-08-24
Publication date: 1994-07-26
Also published as: KR940004435A; KR100287355B1; TW287253B; US6000027A

Abstract

(57)【要約】【目的】データ記憶装置（１２、１８）と直列アクセ
スメモリ（１９）と、前記データ記憶領域（１２及び１
８）に記憶された命令を実行するプロセッサ・コア（１
４及び１６）を含むスマート・ビデオ・メモリ（１０）
を提供する。【構成】１つの集積回路の中の大型ランダムアクセス
メモリにプロセッサを集積してスマート・ビデオ・メモ
リ素子（１０）をつくる。スマート・ビデオ・メモリは
標準ビデオ・メモリ素子と同様なピン出力を備え、外部
からは標準ビデオ・メモリ素子として直接アクセスでき
る。スマート・ビデオ・メモリを制御するホストプロセ
ッサからデータが入力されると、プロセッサ・コアは、
本来ホストプロセッサが実行するタスクを実行して、処
理されたデータを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはデータ処理に
関し、より詳細には、改善された図形／画像処理方法お
よび装置に関するものである。

【０００２】

【従来の技術】処理装置の技術における進歩により処理
速度を大幅に向上させることが可能となった。しかし、
オフ・プロセッサ・チップのメモリに対するアクセスが
集中しておこなわれるアプリケーション、たとえば通
話、信号及び画像処理アプリケーションでは、オフ・チ
ップ・メモリに対するアクセス・タイムが相対的に遅い
ため、生の処理速度における利得が失われてしまうこと
が多い。この問題は、メモリ技術が素子の密度を増加す
ることに集中されて以来、いっそう悪化している。素子
の密度が増加するのにともない、システムの最大バンド
幅は小さくなっている。その理由は複数のバス・アーキ
テクチャが無効になるためである。たとえば、各１６ビ
ットで４８０×２４０の画像を記憶するメモリが必要な
グラフィック・アプリケーションは、高密度の１メガビ
ットチップを２個使わずに、２５６キロビットのメモリ
チップを８個使用するとすれば４倍のバンド幅となる。

【０００３】これらの困難を克服するためにいくつかの
方策が提案されてきた。１つの解決法には時間集約型の
タスクをホストＣＰＵから外して（offload ）総合シ
ステム・スループットを向上させるために特定用途向け
集積回路（［ＡＳＩＣ」）を使用することが含まれてい
る。しかし、この代替案は外すべき各機能毎に１つのＡ
ＳＩＣを必要とし、各ＡＳＩＣに専用のメモリを必要と
する。このため、より高い総合システムコストが含ま
れ、システム・スループットが増加するのは、ＡＳＩＣ
が処理するように設計されたこれらのタスクに対しての
みであって、タスク全般に対してではない。

【０００４】別の代替案にはコ・プロセッサを使用する
ことが含まれる。このような解決法はホストＣＰＵから
外すタスクを考慮し、システム・メモリがホストＣＰＵ
とコ・プロセッサにより共通に使用されることを可能と
している。しかし、このシステムを使用すると、ホスト
ＣＰＵとコ・プロセッサとの間が調整されるためトータ
ル・システム・バンド幅は減少する。さらに、コ・プロ
セッサを十分に使用し、「継ぎ目なしの集積」（seamle
ss integration）のコ・プロセッサを提供するために、
上手に開発されたソフトウエアが必要になる。

【０００５】別の代替案にはホストＣＰＵからタスクを
外すために、特定用途向けプロセッサを使用することが
含まれている。この代替案には特定用途向けプロセッサ
により使用される高価な専用スタティックＲＡＭ（「Ｓ
ＲＡＭ」）が必要になる。したがってこの代替案には高
いシステム・コストが含まれる。さらに、このＳＲＡＭ
は、接続されている特定用途向けプロセッサがアイドル
のときであっても使用不可能であり、「継ぎ目なしの集
積」のためには上手に開発されたソフトウエアが必要で
ある。

【０００６】これらの困難に対する別の代替案として、
プロセッサのサイクルタイムを短くする限界が近づくの
にともなって、スループットを向上するため大規模な研
究と努力がマルチプロセシングシステムに向けられた。
しかし、マルチプロセシングシステムの設計、マルチプ
ロセシングシステム用通信プロトコルの開発及びソフト
ウエア支援ルーチンの設計における難しさによりマルチ
プロセシングシステムが急増することはなかった。それ
にも拘らず信号、通話及び画像処理における多くのアプ
リケーションがつくられ分割使用及び並列処理に役立っ
ている。

【０００７】

【発明が解決しようとする課題】これらの問題は多くの
環境において出現するが、膨大なメモリ量とそれに付随
するデータ処理能力が必要であることから、プロセッサ
対メモリ・バンド幅が増大して問題となるのは図形及び
画像処理の分野である。

【０００８】このように、既存のアーキテクチャの枠内
で、いくつかの自包含型（self-contained）の図形及び
画像処理タスクを並列に実行することを考慮した素子と
方法に対する必要性が高まってきた。さらに、システム
・スループットを増加するため大幅なコストの上昇をと
もなわず、かつ用途向けに特化した解決法を必要とせず
に、図形及び画像アプリケーションにおけるプロセッサ
対メモリ・バンド幅を改善する必要性が起こってきた。

【０００９】

【課題を解決する手段】本発明によれば、図形及び画像
処理方式に対する改善された方法及び装置が提供され
る。特に、データはスマート・ビデオ・メモリのデータ
記憶装置に記憶される。スマート・ビデオ・メモリの内
部では、処理コアは記憶場所に記憶された命令を実行
し、その記憶領域にデータを読んだり書いたりするよう
に動作できる。このスマート・ビデオ・メモリに対する
外部接続は、このスマート・ビデオ・メモリが外部装置
に対しては標準ビデオ・メモリ素子に見えるように配置
されている。

【００１０】本発明の重要な技術的な利点は、本発明の
使用によりシステム・スループットが増加するという事
実であるが、これは本発明が並列処理を考慮に入れてい
るからである。

【００１１】本発明の別の重要な技術的な利点は、本発
明の使用により既存のシステムが容易にアップグレード
できるという事実であるが、これは本発明のメモリが外
部からは標準ビデオ・メモリ素子として見えるからであ
る。本発明は外部からは標準ビデオ・メモリ素子に見え
るため、並列処理を一層容易に実行できるのである。

【００１２】

【実施例】本発明とその利点をより完全に理解するため
に、添付の図面とともに以下の説明を参照されたい。こ
の中で、同じ参照番号は同じ特徴を表している。

【００１３】従来の技術において論議した問題点は、１
つの集積回路の中の大型ビデオ・ランダム・アクセス・
メモリ（「ＶＲＡＭ」）にプロセッサを集積するという
ことによる本発明によって説明されている。この説明を
通して本発明からの教示にしたがって作られた素子は、
スマート・ビデオ・メモリあるいはスマートＶＲＡＭ
（ビデオ・ランダム・アクセス・メモリ）と呼ばれるこ
とが多い。これらの用語が使用されるのは、本発明から
の教示にしたがって作られた素子が外部からはランダム
・アクセス・ビデオ・メモリ・チップとして見え、ダイ
ナミック・ランダム・アクセス・ビデオ・メモリのピン
出力を有するからである。

【００１４】図１のａ及び図１のｂは本発明によるスマ
ートＶＲＡＭの外観図及び内部の図を示す。図１のａに
示す通り、本発明からの教示にしたがって作られた素子
１０は外部からは、メモリと同様なピン出力、たとえば
テキサス・インスツルメンツ社のＴＭＳ４８Ｃ１２１マ
ルチポート・ビデオＲＡＭのピン出力を備えた標準ビデ
オ・メモリ素子に見える。素子１０には標準ビデオ・メ
モリのピン出力と全く同じ、あるいは実質的に同じピン
出力の配列を持たせても良いし、あるいは後で説明する
通り、素子１０は標準ビデオ・メモリのピン出力プラス
追加ピンを含むピン出力の配列を持たせても良い。何れ
の場合でも、素子１０が外部素子により標準ビデオ・メ
モリ素子としてアクセスできるようにピンが配列されて
いることが要件である。

【００１５】たとえば、素子１０には４０ピンが含まれ
ているが、これらのピンは代表的なＶＲＡＭと等価の入
力と出力を備えている。また後で説明する通り、機能追
加のために、素子１０には標準ビデオ・メモリ素子のピ
ンに加えて別のピンを含めることもできる。理解された
いことは、図１のａに示したピン出力は一例に過ぎず、
素子１０のピン出力はあらゆる標準メモリのピン出力、
さらに説明した通り、標準ビデオ・メモリのピンに追加
していくつかのピンを含めることができるということで
ある。インテルの３８６マイクロプロセッサ等のホスト
ＣＰＵは、標準ビデオ・メモリ素子にアクセスするのと
同様に、素子１０にアクセスすることができる。

【００１６】この特定の実施例においては、本発明から
の教示にしたがって作られたスマートＶＲＡＭは図１の
ａに示す通りのピン出力を備えることができる。つぎの
表に図１のａに示すピン、あるいはリード、ピン出力の
名称が与えられている。

【表１】

【００１７】上表に示す通り、本発明の特定の実施例に
おいては、素子は「標準」の１３２Ｋ×８ビットＶＲＡ
Ｍ素子と同じ４０ピンを有し、これには本発明の特殊機
能に使用する３つの無関連（no care ）ピンが備えられ
ている。特定の実施例においては内部バスは３２ビット
幅である。オン・ボード・プロセッサは３０ナノセコン
ドのサイクルタイムを有し、本チップは５ボルトの電源
で動作する。また、オン・ボード・プロセッサには追加
のピンあるいは標準の電源ピン及びグラウンドピンを介
して電源とグラウンドをつなぐことができる。理解され
たいことは、上記仕様は特定の実施例のためのものであ
り、本発明が意図している範囲から逸脱することなしに
別の仕様も使用できることである。一例を挙げると、３
２ビットより広いバス、たとえば６４ビットや１２８ビ
ット幅の内部バスを使用しても良いのである。

【００１８】図１のｂのブロック図に示す通り、素子１
０は内部的には大型オン・チップ・ビデオ・メモリのよ
うに見える。本発明が意図している範囲から逸脱するこ
となしに、プログラム及びデータはデータ記憶装置の同
一メモリ空間にあるが、図示された実施例においては、
プログラム及びデータは区分されたデータ記憶装置にあ
る。本質的に内部メモリ素子に使用可能な広い内部バス
によりプロセッサがメモリに接続されてる。図１のｂに
示す通り、この内部バスは３２ビット幅である。プログ
ラム・メモリ１２は命令デコーダ１４に接続されてい
る。命令デコーダ１４はプログラム・メモリ内にある命
令をデコードすると、論理ユニット１６に対して制御信
号を出力する。また、論理ユニット１６はプログラム・
メモリ１２及びデータ・メモリ１８に接続されている。
また、データ・メモリ１８は直列アクセス・メモリ
（「ＳＡＭ」）１９に接続されている。

【００１９】命令デコーダ１４と論理ユニット１６は本
発明によるメモリに集積されたプロセッサ・コアをあら
わす。集積すべきプロセッサ・コアは、整数ユニットし
か持たない完全に制限されたプロセッサ・コアから、固
定小数点及び浮動小数点乗算器を有するプロセッサ・コ
アまでの広い範囲にわたっている。例を挙げると、（ス
パーク(SPARK) やミップス(MIPS)など）ＲＩＳＣをベー
スとした整数ユニットも本発明におけるプロセッサ・コ
アとして含まれる。普通は、そのような整数ユニットは
１６メガビットＶＲＡＭの領域のたかだか１０％を占有
するだけである。したがって、ＲＩＳＣコアは他のプロ
セッサ・コアに比較して比較的小型なサイズのために、
これを集積することには大いに関心がある。また、整数
ユニットに加えてハードウエア乗算器を使用するプロセ
ッサ・コアも含まれる。たとえば、テキサス・インスル
ツメンツのＴＭＳ３２０Ｃ１０−Ｃ５０ディジタル信号
プロセッサなどのディジタル信号プロセッサ・コアは本
発明にしたがってスマート・ビデオ・メモリに集積して
も良い。

【００２０】上に説明した通り、プログラム・メモリ１
２とデータ・メモリ１８は同一メモリ空間を占有するこ
とも、個別に区分することもできる。さらに、これらの
メモリは並列アクセスメモリであるためダイナミック・
ランダム・アクセス・メモリを含むことができる。メモ
リ・コントローラ２０も論理ユニット１６に接続されて
いる。メモリ・コントローラ２０は素子１０のメモリに
対する外部アクセスが内部アクセスよりも高い優先順位
を有することを保証するために使用される。したがっ
て、メモリ・コントローラ２０は外部アクセス中は論理
ユニット１６を停止し、その外部アクセスが完了した後
にプロセッサの実行を再開するように論理ユニット１６
を解放する。外部素子からメモリに対するアクセスは最
高優先順位となる。たとえば、処理を実行中のホストプ
ロセッサが、本発明からの教示にしたがって作られた素
子のオン・チップ・メモリにアクセスしようとすると、
オン・チップ・プロセッサは停止する。

【００２１】直列アクセスメモリ１９によりメモリ１８
に対する直列アクセスが既定される。図１のａに示す実
施例においては、直列アクセスメモリ１９には８つのＳ
ＡＭレジスタが含まれており、これらの各レジスタは直
列Ｉ／ＯリードＳＤＱ０−ＳＤＱ７の１つに接続されて
いる。これらの各レジスタは、たとえば、２５６ビット
幅である。メモリ１８に対する直列アクセスはＳＡＭ１
９を介して行うことができる。特定の実施例において
は、各直列アクセス・メモリ・レジスタはメモリ１８の
各列に接続されており、ＳＡＭレジスタの直列Ｉ／Ｏリ
ードを介して、メモリ１８の選択された列をＳＡＭレジ
スタの１つに直列に書込んだり、そこから直列に読取っ
たりできるようになっている。

【００２２】図２のａは、従来の技術によるユニ・プロ
セッサ・システムのブロック図を示すが、このユニ・プ
ロセッサ・システムは２つの標準メモリ素子と２つの標
準ＶＲＡＭを備えている。図２のａに示す通り、ＣＰＵ
２２が動作すると、アドレスバス及びデータバスを使用
してメモリ素子２４、２６、２８、３０にデータを書込
んだり、そこからデータを検索したりする。１例を挙げ
ると、ＣＰＵ２２はテキサス・インスルツメンツ社製の
ＴＭＳ３２０を含んでおり、メモリ素子２４、２６は１
３２Ｋｘ８ビットＶＲＡＭを含み素子２８、３０は３２
ＫＸ８ＲＡＭを含んでいる。ＶＲＡＭ２４、２６はデ
ィジタル・アナログ（Ｄ／Ａ）変換器２５、２７にそれ
ぞれつがなれているが、これらのディジタル・アナログ
変換器はそれぞれモニタ２９、３１につがなれている。
これらのＤ／Ａ変換器とモニタは、ＶＲＡＭ２４、２６
のデータのビデオディスプレイとなっている。

【００２３】図２のｂは、図１のａ及び図１のｂに示す
通りの２つのスマートＶＲＡＭ３２、３４を含んだシス
テムを示している。図２のａ及び図２のｂから分かる通
り、図２のａに示す２つの標準メモリ素子は、ハードウ
エアを追加することを必要とせずに、本発明からの教示
にしたがって作られた素子に置き換えられている。スマ
ートＶＲＡＭ３２、３４は標準ビデオ・メモリ素子のよ
うに見え、したがってこれらのスマート・ビデオ・メモ
リは標準ビデオ・メモリ素子と同様に接続されている。
このように、このスマート・ビデオ・メモリは、本格的
なシステムの再設計をせずに、パーソナルコンピュータ
のような既存のユニ・プロセッサ・システムを強力なマ
ルチプロセッサシステムに変換することができる。図２
のｂに示す通り、２つのスマート・ビデオ・メモリ素子
はＣＰＵによって実行される動作と並列に複数のタスク
を実行するように使用できる。

【００２４】本発明の設計によって、スマート・ビデオ
・メモリを含むシステムに対して重要な利点が実現され
る。この利点の１つはシステム・スループットである。
システム・スループットが増加するのはいくつかの自包
含型タスクを同時に実行できるためである。たとえば、
パーソナルコンピュータの環境において、１つのスマー
ト・ビデオ・メモリは、ホストＣＰＵによりダウンロー
ドされた画像処理アプリケーションを実行して、グラフ
ィックディスプレイに対する出力用のデータを用意し、
一方別のスマート・ビデオ・メモリは、ダウンロードさ
れた図形処理アプリケーションをそのスマートＶＲＡＭ
に記憶されている画像の上で実行しているかもしれな
い。これらのタスクは制御ＣＰＵの制御を通して実行さ
れる。上に説明した通り、スマート・ビデオ・メモリ間
に分散されたタスクに関して、中央のＣＰＵが実行する
タスクは、これらのスマート・ビデオ・メモリの内のデ
ータに関する処理はいっさい行わずに、これらのスマー
ト・ビデオ・メモリの間をデータを移動させることなの
である。

【００２５】本発明の他の利点はメモリのバンド幅に対
するＣＰＵの改善である。メモリから生データをフェッ
チし、そのデータを処理し、処理した結果をメモリに書
き戻すかわりに、今やホストＣＰＵは処理したデータあ
るいは情報だけをメモリからフェッチするのである。し
たがってシステムバスのトラヒックは激減する。図３の
ａ及び図３のｂは、本発明からの教示にしたがって作ら
れたスマートＶＲＡＭを使用することによるトラヒック
の減少を示している。ある図形処理アプリケーションで
は、ベクトルに各種の行列を乗じることが多い。たとえ
ば、ベクトルＡに行列Ｂを乗じてベクトルＣを得るもの
とする。図３のａに示す通り、既存の従来技術によるシ
ステムにおいては、ホストＣＰＵは行列Ｂの要素（生デ
ータ）をフェッチし、それらにベクトルＡの要素を掛け
合わせ、その積をメモリに戻す。本発明からの教示にし
たがって作られたスマートＶＲＡＭを使用すれば、ＣＰ
ＵはベクトルＡの要素を、行列Ｂを含むスマート・ビデ
オ・メモリ３６に移動させる。スマート・ビデオ・メモ
リ３６はＡとＢの乗算を行うことによってＣを計算す
る。したがって、ホストＣＰＵはこのベクトルの乗算か
ら解放される。ベクトルの大きさが１００の場合の上記
の例に対して、本発明からの教示にしたがって作られた
スマートＶＲＡＭを使用した場合、システムバスのトラ
ヒックは１００分の１のオーダーで減少する。

【００２６】本発明の別の利点は、２つの個別機能を提
供できることである。初期設定モードでは、本発明によ
る素子は標準ビデオ・メモリ素子として働く。しかし、
後で説明する通り、スマート・ビデオ・メモリは「スマ
ート」モードに切り換えられ、適切なソフトウエアをダ
ウンロードすることにより特定のタスクを実行するよう
になる。これとは対照的に、現在のコンピュータのコ・
プロセッサは、物理的に１つのスロットを占有する。ア
イドル状態の場合、これらのコ・プロセッサの専用メモ
リはホストＣＰＵによって使用できない。

【００２７】また、本発明によれば、既存システムの機
能を容易にアップグレードすることが可能となる。メモ
リ・サブシステムを設計し、それを既存のプロセッサ・
システムに追加するのであるから、プロセッサ・サブシ
ステムを設計してそれを追加するよりはずっと簡単であ
る。プロセッサとは全く対照的に、今日のメモリは標準
化された部品であり、したがって、本発明からの教示に
したがって作られた素子もメモリ・チップとピン互換性
があるから、既存のシステムに容易に集積される。その
上、プロセッサのアドレス空間は普通いくつかのメモリ
素子によって構成（populated ）されているから、スマ
ートＶＲＡＭが追加される都度メモリが追加されるばか
りでなく、処理能力も追加されることになる。したがっ
て、システムの計算能力の必要性が高まるのに伴って、
本発明からの教示にしたがって作られたスマートＶＲＡ
Ｍを追加することにより、システムの能力を容易に、か
つ迅速に引き上げることができる。図４は典型的なプロ
セッサとメモリ・システム並びにそれの本質的並列構造
を示している。したがって、本発明からの教示にしたが
って設計されたスマート・ビデオ・メモリは、標準メモ
リを追加するのと同じようにシステムに追加することが
できるので、最小の設計変更により並列処理を提供する
ことになる。

【００２８】本発明の別の利点は、メモリの局所化と広
い内部バス構造による処理速度の増加である。スマート
ＶＲＡＭ上で実行されているプログラムに必要なデータ
はすべてチップ上にある（on-chip ）から、データが
チップ上にない（off-chip）場合に比べて処理速度は速
い。さらに、サイズと電気的特性を考慮すると、広い内
部バスは、チップの境界を越えて使用するよりもチップ
内部のほうがずっと使用しやすい。

【００２９】望ましいアプローチでは、本発明は２つの
モード、「スマート」モード及び「標準」モードを持っ
ていることである。「スマート」モードの場合、処理の
開始が命令されると、プロセッサ・コアはデータ・メモ
リ１８のデータを処理するようにイネーブルされる。
「標準」モードの場合、プロセッサ・コアは処理動作を
行わないようにされる。初期設定動作モードは「標準」
モードである。「標準」モードの場合、素子は標準ビデ
オ・メモリ素子として動作する。図５のａに示す通り、
システムのホストプロセッサ３８は、スマート・ビデオ
・メモリ１０のモード・ピンに書込むことによって動作
モードを動的に切り換える。モード・ピンは、図１のａ
のピン１３のような、代表的なビデオ・メモリ素子の無
関連ピンを含んでいる。モード・ピンを使用することに
よって素子の動作モードが保証され、ソフトウエアのバ
グによって不注意にモードが切り換えられることはな
い。別の代替案では、モード・ピンは追加アドレスピン
（extra address pin ）として使用しても良い。このよ
うに、１つの特定の範囲にアドレスが付けられると、ス
マート・ビデオ・メモリは標準モードで機能する。別の
範囲にアドレスが付けられると、スマート・ビデオ・メ
モリはスマート・モードで機能する。

【００３０】別の実施例においては、モード・ピンを使
用せずにスマート・ビデオ・メモリ素子のモードを切り
換えることができる。この方法を使えば、一定のメモリ
位置が動作モードのスイッチとして割り当てられる。た
とえば、図１のｂのデータメモリ内の特定の位置がモー
ド・スイッチとして予約される。図５のａに示す通り、
一定のパターンにアドレスを付け、これをアドレスバス
及びデータバスを介してこのメモリ位置に書込むことに
よって、ホスト・プロセッサは動作モードを切り換えて
も良い。スマート・プロセッサはこのパターン、あるい
は一連のこのパターンを検知し、これにしたがってモー
ドを切り換える。素子のモードを選択する別の代替案は
モード・ピンなど追加ピンを必要としないが、この代替
案にはビット単位書込み機能（write-per-bit type fun
ctions）あるいは別の試験を考慮した設計（design-for
-test ）（「ＤＦＴ」）の機能が含まれている。

【００３１】モード・ピンはリセット・ピンとしても使
用できる。本発明によるスマートＶＲＡＭにはプロセッ
サが含まれているから、プロセッサに対するリセット機
能が必要になる。このリセットはモード・ピンを介して
行われる。即ち、モードが「スマート」に切り換えられ
る都度、リセットが行われる。別の実施例においては、
他の追加リセット・ピンを使用できる。さらに、ピンの
信号を使用せずに、モード・ピンと一緒に説明した通
り、図５のａに示すアドレスバス及びデータバスを介し
て、スマートＶＲＡＭの特定のメモリ位置にパターンを
書込むことによって、リセット機能を実行させることが
できる。リセット機能は、モード・スイッチとして同一
メモリ位置あるいは個別メモリ位置に関連させても良
い。図５のａは、モード・ピンと組み合わされたリセッ
ト・ピンを示す。

【００３２】「スマート」モードになると、ホスト・プ
ロセッサは、図５のｂに示す一定の「ｇｏ」（「実行せ
よ」）位置に一定のパターンを書込むことによって、ス
マートＶＲＡＭのプロセッサを起動したり停止したりで
きる。「スマート」モードでない場合は、「ｇｏ」命令
が受信されてもスマートＶＲＡＭのプロセッサは処理動
作を始めることができない。ホストＣＰＵ３８は、スマ
ートＶＲＡＭのｇｏメモリ位置４０にアドレスを付け、
一定の「ｇｏ」パターンをその位置に書込む。ついで、
素子がスマート・モードにあるとすれば、スマート・ビ
デオ・メモリ素子のプロセッサは実行を開始する。スマ
ート・ビデオ・メモリがそのタスクを完了すると、ＴＣ
ピンを介してそのタスクが完了したことを示す信号をプ
ロセッサに送る。上記の表及び図５のａに示す通り、Ｔ
Ｃピンには図１のａのピン１５のような標準メモリ素子
の無関連ピンが含まれている。このＴＣピンはホストＣ
ＰＵに対する割込み線に接続されている。ＴＣピンをタ
スク完了の信号に使用する必要がないことを理解された
い。たとえば、特定のメモリ位置をスマートＶＲＡＭ内
の状態メモリ位置として予約しても良い。ホストプロセ
ッサは特定のコードを求めてこのメモリ位置をポーリン
グするが、この特定のコードは、図５のａに示すアドレ
スバス及びデータバスを使用して、スマートＶＲＡＭに
よってタスクが完了したことを示す。別の方法として、
スマートＶＲＡＭはそのタスクを完了させる所要時間の
推定値用にメモリ位置を予約することもできるであろ
う。ホストＣＰＵはこのメモリ位置を読取り、推定時間
が経過した後に処理データを要求しても良いであろう。

【００３３】前に掲げた表と図５のａに示す通り、割込
み発生信号も用意されている。この信号は無関連ピンあ
るいは追加ピンのようなピンを介して送られる。またこ
の信号は、モード・ピンと一緒に説明した通り、図５の
ａに示すアドレスバス及びデータバスを介して適切なコ
ードを特定のメモリ位置に書込むことにより、「ソフ
ト」信号を介しても送られる。この割込み発生信号によ
りスマートＶＲＡＭのプロセッサは自身が現在実行中の
タスクを中断して、割込みタスクを実行する。割込みタ
スクが完了すると当初のタスクが再開される。ホストプ
ロセッサは割込みタスクのアドレスあるいはＩＤ（識別
子）を割込み発生信号と一緒に転送することができる。

【００３４】図５のａに示す通り、スマートＤＲＡＭの
直列データリードはＤ／Ａ２５を介してモニタ２９に接
続されている。このように設定されているため、ビデオ
・データはスマートＶＲＡＭ１０からモニタ２９に表示
される。このビデオ・データは、直列データ・リードを
介してＳＡＭ１９を通して直列に出力される。

【００３５】追加される処理能力に対して、スマートＶ
ＲＡＭ１０にはバス要求信号（busrequest signal）及
びバス承諾信号（bus grant signal）が含まれるが、こ
れらの信号は図５のａに示すバス・アービトレータ４２
と一緒に使用される。この能力により、スマートＶＲＡ
Ｍ１０は、たとえば入力出力機能を実行するためアドレ
ス及び並列データ・システムバスを直接制御することが
でき、より完成度の高い並列処理方式を提供する。

【００３６】ホストＣＰＵによってスマートＶＲＡＭの
並列ＤＲＡＭメモリにデータを読み書きすることは、従
来の方法により実行される。ホストＣＰＵは入力データ
をスマートＶＲＡＭに書込み、スマートＶＲＡＭによっ
て出力されるデータを読取る。たとえば、１６ビットの
ホストＣＰＵによって８ビット幅の外部バスが使用され
ると、１６ビットのデータを転送するのに読取りと書込
みを２回行わなければならない。

【００３７】本発明を詳細に説明してきたが、理解して
頂きたいことは、本発明の精神と範囲から逸脱すること
なく、各種の変更、代用及び部分的改造が可能であると
いうことであり、本発明の精神と範囲は添付の請求の範
囲に定義されていることである。

【００３８】以上の説明に関して更に以下の項を開示す
る。（１）データ記憶装置と、前記データ記憶装置に記憶さ
れた命令を実行し、前記データ記憶装置においてデータ
を読取りかつ書込むように動作可能なプロセッサであっ
て、前記データ記憶装置と１つの集積回路に集積されて
いる前記プロセッサと、前記データ記憶装置と前記プロ
セッサに接続され、かつ前記１つの集積回路から延びて
いる外部リードであって、前記スマート・ビデオ・メモ
リが標準ビデオ・メモリ素子として外部素子から直接ア
クセスできるように配列された前記外部リードと、直列
データアクセス用の前記直列アクセスメモリに接続され
た直列データリードを含む前記外部リードの少なくとも
１つと、を含むことを特徴とするスマート・ビデオ・メ
モリ。

【００３９】（２）第１項記載のスマート・ビデオ・メ
モリであって、前記外部リードの１つは前記プロセッサ
をスマート・モードと標準モードとの間で切り換えるモ
ード・リードを含むことを特徴とするスマート・ビデオ
・メモリ。

【００４０】（３）第１項記載のスマート・ビデオ・メ
モリであって、前記データ記憶装置は、前記プロセッサ
をスマート・モードと標準モードとの間で切り換えるた
めのモード情報を記憶する特定メモリ位置を含むことを
特徴とするスマート・ビデオ・メモリ。

【００４１】（４）第１項記載のスマート・ビデオ・メ
モリであって、前記外部リードの１つは前記プロセッサ
に割込みタスクを実行させる割込み発生信号リードを含
むことを特徴とするスマート・ビデオ・メモリ。

【００４２】（５）第１項記載のスマート・ビデオ・メ
モリであって、前記データ記憶装置は、前記プロセッサ
に割込みタスクを実行させる割込み発生情報を記憶する
特定メモリ位置を含むことを特徴とするスマート・ビデ
オ・メモリ。

【００４３】（６）第１項記載のスマート・ビデオ・メ
モリであって、前記外部リードの１つは前記プロセッサ
をリセットするリセットリードを含むことを特徴とする
スマート・ビデオ・メモリ。

【００４４】（７）第１項記載のスマート・ビデオ・メ
モリであって、前記データ記憶装置は、前記プロセッサ
をリセットするリセット情報を記憶する特定メモリ位置
を含むことを特徴とするスマート・ビデオ・メモリ。

【００４５】（８）第１項記載のスマート・ビデオ・メ
モリであって、前記データ記憶装置は、前記プロセッサ
に命令の実行を開始したり停止したりさせる情報を記憶
する特定メモリ位置を含むことを特徴とするスマート・
ビデオ・メモリ。

【００４６】（９）第１項記載のスマート・ビデオ・メ
モリであって、前記外部リードの１つは前記プロセッサ
によりタスクが完了したことを示すタスク完了リードを
含むことを特徴とするスマート・ビデオ・メモリ。

【００４７】（１０）第１項記載のスマート・ビデオ・
メモリであって、前記データ記憶装置は、前記プロセッ
サによりタスクが完了したことを示すタスク完了メモリ
位置を含むことを特徴とするスマート・ビデオ・メモ
リ。

【００４８】（１１）中央処理装置と、内部にメモリを
有し、かつ集積回路と前記中央処理装置の間に接続され
た外部リードを有する集積回路であって、前記メモリは
ランダム・アクセス・メモリと直列アクセス・メモリを
含む前記集積回路と、前記集積回路に集積され、かつ前
記メモリと前記外部リードの１つに接続されたプロセッ
サであって、前記外部リードは前記メモリと前記プロセ
ッサに接続され、かつ前記メモリと前記プロセッサを外
部で接続する前記集積回路から延びており、前記集積回
路が標準ビデオ・メモリ素子として外部素子から直接ア
クセスできるように配列された前記外部リードを含む前
記プロセッサと、直列データアクセス用の前記直列アク
セスメモリに接続された直列データ・リードを含む前記
外部リードの少なくとも１つと、前記メモリに記憶され
た命令を実行し、かつ前記メモリにおいてデータを読取
りかつ書込むように動作可能な前記プロセッサと、を含
み、前記中央処理装置と他の外部素子は前記メモリに直
接アクセスできる、ことを特徴とする処理システム。

【００４９】（１２）第１１項記載のシステムであっ
て、前記中央処理装置は、前記プロセッサにより実行さ
れるタスクを取り除き前記集積回路に渡すように動作可
能なことを特徴とするシステム。

【００５０】（１３）第１１項記載のシステムであっ
て、前記プロセッサは前記集積回路にアクセス中は動作
を停止することを特徴とするシステム。

【００５１】（１４）第１１項記載のシステムであっ
て、前記直列データリードに接続されたディジタル・ア
ナログ変換器と前記メモリのデータが前記ディジタル・
アナログ変換器と前記モニタに前記直列アクセスメモリ
を介して直列に出力されるように、前記ディジタル・ア
ナログ変換器に接続されたビデオモニタと、を更に含む
ことを特徴とするシステム。

【００５２】（１５）第１１項記載のシステムであっ
て、システムバスの制御を承諾するように動作可能なバ
ス・アービトレータをさらに含み、かつ前記集積回路が
前記システム・バスの制御を得るように、前記外部リー
ドはバス要求リードとバス承諾リードを含むことを特徴
とするシステム。

【００５３】（１６）プロセッサと直列アクセス・メモ
リを含むメモリを有する集積回路に命令を記憶するステ
ップであって、該ステップは標準ビデオ・メモリ素子に
対する記憶動作（a store ）として実行される命令を記
憶する、前記メモリにデータを記憶するステップであっ
て、該ステップは標準ビデオ・メモリ素子に対する記憶
動作として実行されるデータを記憶する、前記集積回路
に処理されたデータを発生させるように命令するステッ
プと、ビデオディスプレイ用の直列アクセスメモリを介
してメモリに記憶されているデータを直列に出力するス
テップと、を含み、前記集積回路は標準ビデオ・メモリ
素子として外部素子から直接アクセスできることを特徴
とする処理方法。

【００５４】（１７）データ記憶装置（１２、１８）
と、直列アクセスメモリ（１９）と前記データ記憶領域
（１２及び１８）に記憶された命令を実行するプロセッ
サ・コア（１４及び１６）を含むスマート・ビデオ・メ
モリ（１０）を提供する。外部的には、スマート・メモ
リ（１０）は標準ビデオ・メモリ素子として直接アクセ
ス可能である。

【００５５】関連特許出願本特許出願は、出願番号第０７／９３４，９５５号、出
願日１９９２年８月２５日、名称「改善された図形処理
の方法と装置」（Method and Apparatus for Improved
Graphics Processing ）の米国特許出願に関連する。

【図面の簡単な説明】

【図１】本発明にしたがって構成された素子の図であっ
て、ａは本発明にしたがってつくられた素子の外観図、
ｂは本発明からの教示にしたがって作られた素子の内部
のブロック図。

【図２】ブロック図であって、ａは本発明の標準ビデオ
・メモリ素子を備えた典型的なユニ・プロセッサシステ
ムのブロック図、ｂは本発明からの教示にしたがって作
られた素子を含むシステムのブロック図。

【図３】ブロック図であって、ａは標準ビデオ・メモリ
素子を備えたバスのトラヒックを示すブロック図、ｂは
本発明からの教示にしたがって作られた素子を使用する
システムにおけるトラヒックを示すブロック図。

【図４】本発明からの教示にしたがって作られた素子を
含むシステムのメモリマップのブロック図。

【図５】ブロック図であって、ａは本発明によるプロセ
ッサ制御信号を示すブロック図、ｂは本発明からの教示
にしたがって作られた素子のプロセッサのスタートアッ
プを示すブロック図。

【符号の説明】

１０スマート・ビデオ・メモリ素子２４、２６、２８、３０標準ビデオ・メモリ素子３２、３４スマート・ビデオ・メモリ素子

Claims

【特許請求の範囲】

【請求項１】データ記憶装置と、前記データ記憶装置に記憶された命令を実行し、前記デ
ータ記憶装置においてデータを読取りかつ書込むように
動作可能なプロセッサであって、前記データ記憶装置と
前記プロセッサは１つの集積回路に集積されている前記
プロセッサと、前記データ記憶装置と前記プロセッサに接続され、かつ
前記１つの集積回路から延びている外部リードであっ
て、前記スマート・ビデオ・メモリが標準ビデオ・メモ
リ素子として外部素子から直接アクセスできるように配
列された前記外部リードと、直列データアクセス用の前記直列アクセスメモリに接続
された直列データリードを含む前記外部リードの少なく
とも１つと、を含むことを特徴とするスマート・ビデオ
・メモリ。
【請求項２】中央処理装置と、内部にメモリを有し、かつ集積回路と前記中央処理装置
の間につながれた外部リードを有する集積回路であっ
て、前記メモリはランダム・アクセス・メモリと直列ア
クセス・メモリを含む前記集積回路と、前記集積回路に集積され、かつ前記メモリと前記外部リ
ードの１つに接続されたプロセッサであって、前記外部
リードは前記メモリと前記プロセッサに接続され、かつ
前記メモリと前記プロセッサを外部でつなぐ前記集積回
路から延びており、前記集積回路が標準ビデオ・メモリ
素子として外部素子から直接アクセスできるように配列
された前記外部リードを含む前記プロセッサと、直列データアクセス用の前記直列アクセスメモリに接続
された直列データ・リードを含む前記外部リードの少な
くとも１つと、前記メモリに記憶された命令を実行し、かつ前記メモリ
においてデータを読取りかつ書込むように動作可能な前
記プロセッサと、を含み、前記中央処理装置と他の外部素子は前記メモリに直接ア
クセスできる、ことを特徴とする処理システム。
【請求項３】プロセッサと直列アクセス・メモリを含む
メモリを有する集積回路に命令を記憶するステップであ
って、該ステップは標準ビデオ・メモリ素子に対する記
憶動作（a store ）として実行される命令を記憶する、前記メモリにデータを記憶するステップであって、該ス
テップは標準ビデオ・メモリ素子に対する記憶動作とし
て実行されるデータを記憶する、前記集積回路に処理されたデータを発生させるように命
令するステップと、ビデオディスプレイ用の直列アクセスメモリを介してメ
モリに記憶されているデータを直列に出力するステップ
と、を含み、前記集積回路は標準ビデオ・メモリ素子として外部素子
から直接アクセスできることを特徴とする処理方法。