JPH07175711A - データ処理システムにおけるデータ探索方法およびアクティブメモリ - Google Patents

データ処理システムにおけるデータ探索方法およびアクティブメモリ

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JPH07175711A
JPH07175711A JP6116799A JP11679994A JPH07175711A JP H07175711 A JPH07175711 A JP H07175711A JP 6116799 A JP6116799 A JP 6116799A JP 11679994 A JP11679994 A JP 11679994A JP H07175711 A JPH07175711 A JP H07175711A
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memory
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Pawate Basabaraji
パワテ バサバラジ
George Doddington
ディー．ドッディントン ジョージ
Shivaling S Mahant-Shetti
エス．マハント − シェッティ シバリング
Derek Smith
スミス デレック
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Abstract

(57)【要約】 （修正有） 【目的】 ＣＰＵの負担を軽減し、システムメモリのサ
イズを減少させ、更に、アドレス／データバス上のトラ
ヒックを減少させる。 【構成】 データを保持するための行列より成る記憶位
置を有するデータメモリ２０及びコントロールインスト
ラクションを保持するための行列より成る記憶位置を有
する同報通信メモリ２２を採用する。また、サーチ回路
によって、データメモリ２０からのデータの少なくとも
１ワードを受信できると共に、このワードを、予じめ決
められたサーチテスト条件に対してテストできるように
する。コントロール回路２４は、この同報通信メモリ２
２から受信したコントロールインストラクションに応答
して、データメモリ２０からのデータのワードの、サー
チ回路への転送をコントロールすると共に、これらサー
チ回路によるワードのテストをコントロールする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、概して、データ処理に
関するものである。特に、本発明は、メモリ埋設型探索
演算論理ユニットを実現するための装置、システムおよ
び方法に関するものである。
【０００２】
【従来の技術】タスク演算システムでは、複雑さが増大
したタスクを実行する必要があるので、中央演算装置
（ＣＰＵと称す）の負担、システムメモリのサイズ、な
らびに、システムアドレス／データバス上のトラヒック
（通信量）が増大するようになる。特に、音声合成、画
像信号処理およびディジタル信号処理と組合わされた多
くのタイプのタスクでは、メモリ中にストアしたデータ
を処理するために、基本的な演算動作の反復動作が要求
されている。例えば、メモリの容量の内の大部分を占有
するデータを、組織化されたセットを介して、何回も探
索する必要が生じる。従来の演算システムでは、このよ
うな探索によって、有益なＣＰＵ処理時間を取り上げて
しまい、システムデータ／アドレスバスのトラヒックを
増大すると共に、一般に、動作効率を低下させてしまっ
ている。
【０００３】
【発明の概要】本発明によれば、非アクティブメモリを
設け、このメモリには、データを保持するための記憶位
置の行および列を有するデータメモリが設けられてい
る。また、インストラクションを保持するための記憶位
置の行および列を有する同報通信メモリが設けられる。
このデータメモリからのデータの少なくとも１ワードを
受信可能な探索回路によって、このワードを予じめ選択
された探索テスト条件に対してテストするようにする。
この同報通信メモリから受信したコントロールインスト
ラクションに応答して動作可能なコントロール回路によ
って、上記データメモリから探索回路へのデータのワー
ドの転送動作をコントロールする。
【０００４】本発明の他の実施例によれば、この探索回
路を動作させて、分岐条件を与えることによって、デー
タメモリから検索したデータのワードをテストすること
ができる。この分岐条件は、同報通信メモリ中に保持さ
れた探索インストラクションのセット（組合せ）によっ
て規定された一組の分岐条件から選択されている。
【０００５】本発明の概念を採用した装置、システムお
よび方法によって、メモリ中にストアされたデータに対
する探索のような演算が集中した応用例に対して、効率
的に処理できるようになる。このような本発明による装
置、システムおよび方法によって、ＣＰＵのタスク負担
を軽減すると共に、必要とするメモリの容量を最小限と
し、更に、バス帯域幅を有効に利用することが可能とな
る。更に、これら装置、システムおよび方法は、現在利
用可能なデバイスや、システム構成と好適に互換性を有
している。
【０００６】
【実施例】本発明の好適実施例および利点は、以下に示
す図１〜図４を参照しながら最良状態で理解し得るもの
である。また、これら図面において、対応する部分には
同様の参照番号を付すものとする。
【０００７】図１には、本発明のアーキテクチャ実施概
念を採用した処理システム１０が図示されている。この
処理システム１０には、中央演算装置（以下“ＣＰＵ”
と称す）１２が設けられており、このＣＰＵ１２は、デ
ータバス１６およびアドレスバス１８によって、多数の
アクティブメモリデバイス１４に結合されている。図１
に示したアーキテクチャにおいて、主要システムコント
ロール／演算能力がこのＣＰＵ１２によって与えられて
いる。このＣＰＵ１２は、例えば、汎用のマイクロプロ
セッサ、マイクロコントローラ、ディジタル信号プロセ
ッサ、またはグラフィックプロセッサとすることができ
る。一般的なシステム動作に必要なデータおよびインス
トラクション記憶を設けることに加えて、アクティブメ
モリデバイス１４によって、以下に詳述するような問題
解決オペレーションに必要であり、分配された演算およ
びデータ処理が実行される。
【０００８】図示した処理システム１０の実施例におい
ては、データ集中動作、特に、データサーチ（探索）の
ように反復動作、この場合、一般に、ディジタル処理お
よび音声合成中に反復動作が必要となり、これら動作
は、アクティブメモリデバイス１４を用いて、分散的に
実行される。例えば、このＣＰＵ１２によって、アクテ
ィブメモリ１４の各々に対して、所定の問題点に対して
必要な生データのサブセットをロード（負荷を掛ける）
することができる。次に、各アクティブメモリ１４は、
データの対応するサブセットに関して、サーチのような
所定の組の動作を実行することに移行し、他方、ＣＰＵ
１２は、他のタスクの同時実行を自由に行なえる。これ
らアクティブメモリ１４に分配されたタスクが完了する
と、ＣＰＵ１２はそれら結集を検索して、問題に対する
解決を完了する。好適には、この演算システム１０にお
けるアクティブメモリ１４の各々は、ピン構造を有する
ようにし、これらピン構造が、選択された従来の（非ア
クティブ）メモリユニット（例えば、２８ピンピン出力
を有する）のピン構造と互換性を有することが好まし
い。このような方法により、これらアクティブメモリ１
４と従来の非アクティブメモリとを、所定の基板上、ま
たは他の支持構造物上で交換できるようになる。
【０００９】ＣＰＵ１２に課せられた演算の負担を最小
限に抑えることに加えて、アクティブメモリデバイス１
４を利用した分散型の演算によって、データバス１６と
アドレスバス１８とを更に高効率で利用出来るようにな
る。本質的には、これらアクティブメモリデバイス１４
によって、データを以下のように圧縮、即ち減縮する。
即ち、データバス１６上の生データと中間の結果との交
換動作ならびにアドレスバス１８上の、対応するアドレ
スの転送動作が大幅に減少するようになる。
【００１０】図２は、本発明の概念を実施するアクティ
ブメモリ１４を絵図的に示す機能ブロック図である。こ
のアクティブメモリ１４を、単一のチップ、即ちモジュ
ール（デバイス）として構成することができ、この単一
の、メモリチップには、データランダムアクセスメモリ
（ＲＡＭ）２０と、同報通信ＲＡＭ２２と、コントロー
ラ２４と、データパス（通路）２６とが設けられてい
る。シングル（単一）チップの実施例では、これらデー
タＲＡＭ２０および同報通信ＲＡＭ２２を、所定の組の
デバイスに対しての標準構成物中に形成することが可能
となる一方、コントローラ２４とデータパス２６とを特
別設計して、所定のデバイスまたはデバイスのサブセッ
トに対する動作要求に合致させている。
【００１１】このデータＲＡＭ２０を、スタテックＲＡ
Ｍ（ＳＲＡＭ）、またはダイナミックＲＡＭ（ＤＲＡ
Ｍ）メモリとすることができる。図２において、このデ
ータＲＡＭ２０は２Ｋ×８メモリとして表わされてお
り、この２Ｋ×８メモリは、１２８行×１２８列のＲＡ
Ｍセルで配列されている。ここで、図２で示した構成の
他に、公知技術として理解されているように、多数の代
用ＲＡＭ構成のいずれかを利用することができる。この
データＲＡＭ２０と組合わされた回路によって、データ
をアレイ中の選択されたセル中に書込むと共に、このセ
ルから読出し、この回路には、行アドレス回路２８、行
アドレスマルチプレックサ３０、一次ステージデコード
（列アドレス）回路３２、列アドレスマルチプレックサ
３４、および入／出力回路３６が設けられている。この
マルチプレックサ３０によって、アドレスビットを、シ
ステムアドレスバス１８または、コントローラ２４から
行アドレス回路２８へ送給する。この選択は、別個の信
号またはアドレス自身の値に応答して実行できる。同様
に、マルチプレックサ３４によって、アドレスビット
を、アドレスバス１８またはコントローラ２４から送給
する。これらマルチプレックサ３０，３４は、入／出力
回路３６と協動して、データバス１６およびアドレスバ
ス１８を用いて、ＣＰＵ１２からデータＲＡＭの各セル
に、データのビットを、転送するか、または、内部バス
３８を用いて、データパス２６からデータＲＡＭの各セ
ルに、データのビットを転送することができる。
【００１２】図２の実施例において、一次ステージデコ
ーダ３２によて、４つの隣接したビットラインの各セッ
トをマルチプレックス処理して、３２ビット幅の内部バ
ス３８を構成する（例えば、２５６列メモリアーキテク
チャを利用した場合には、内部バスは６４ビット幅とな
る）。この図示した実施例では、Ｉ／０（入／出力）回
路３６には、４：１マルチプレックサが設けられてお
り、このマルチプレックサは、アドレスバス１８からの
アドレスビットに応答して、３２ビットの内部バス３８
上の８個の隣接したビットから成る組（合計４組）の内
の１組を選択して、システムデータバス１６と通信を行
なう。他の実施例においては、この入力／出力回路の構
成を、内部バス３８の幅およびシステムデータバス１６
と通信を行なうライン（ビット）数のような種々のファ
クタに基いて変更することができる。
【００１３】同報通信ＲＡＭ３２を、スタテックＲＡＭ
またはダイナミックＲＡＭで構成することができ、この
ＲＡＭ２２を、それ自身のメモリセルアレイに対してデ
ータの書込みおよび読出しを行なう回路と同様に組合せ
る。これには、行アドレス回路４０、行アドレスマルチ
プレックサ４２、一次ステージ（列）デコード回路４
４、マルチプレックサ４６、および入／出力回路４８が
設けられている。図２においては、他の行／列構成を他
の実施例で採用できるが、ここでは同報通信ＲＡＭを２
行／１２８列で構成している。また、この同報通信ＲＡ
Ｍと組合わされた書込／読出回路は、データＲＡＭ２０
と組合わされた書込／読出回路と同様に作動する。この
図示された実施例における一次ステージデコード回路４
４によって、第２の内部バス５０を経てデータパス２６
に接続された３２個の選択されたビットと一緒に、同報
通信ＲＡＭ２２内の１２８個の列メモリセルの４つの隣
接した列の各々に対して、４：１マルチプレックス（多
重化）処理を実行する。マルチプレックサ４２および４
６によって、システムアドレスバス１８またはコントロ
ーラ２４からアドレスビットを選択的に送給する。従っ
て、入／出力回路４８と一緒に、これらマルチプレック
サ４２と４６とにより、データが、ＣＰＵ１２または、
コントローラ２４からデータパス２６を経て同報通信Ｒ
ＡＭ２６のセル内へ伝送できるようになる。
【００１４】データＲＡＭ２０と組合わされた、上述の
回路と対応する回路のように、行アドレス回路４０、マ
ルチプレックサ４２および４６、一次ステージデコード
回路４４、ならびに入／出力回路４８の特定の構成は、
以下の種々のファクタに基づいて変更できる。即ち、こ
れらファクタとしては、同報通信ＲＡＭ２２のメモリセ
ルアレイ内の行／列の数、内部バス５０の幅、システム
アドレスバス１８から受信したビットの数、ならびにシ
ステムデータバス１４と通信するビット（ライン）の数
が存在している。また、データＲＡＭ２０と組合わされ
た入／出力回路３６、および同報通信ＲＡＭ２２と組合
わされた入／出力回路４８とデータバス１６との結合
を、一組のピン（Ｄ0 〜Ｄ7 ）を介して行なうことが好
ましいもので、これによって、従来のメモリピン出力と
互換性が得られるからである。同様に、データＲＡＭ２
０および同報通信ＲＡＭ２２と組合わされた書込／読出
回路の結合を、一組のピンによって行なうことが好まし
いものである（図示せず）。また、これらアクティブメ
モリ１４はシステムメモリの一部分であるので、これら
アクティブメモリ１４がメモリチップの種々の特性を有
することが望ましいものである。換言すれば、これらア
クティブメモリ１４は、サイズが小さく、効率的なメモ
リチップである必要があると共に、従来の（非アクティ
ブ）メモリチップのピン構造と互換性を有するデータお
よびアドレスピンの数量が最少である必要がある。
【００１５】コントローラ２４の制御の下で、データパ
ス２６によって、内部バス３８および５０上のデータを
ルート選択すると共に、所望の分散された演算能力が提
供される。このデータパス２６は、ランダムロジック回
路、プログラマブルゲートアレイ回路、または、プログ
ラマブルロジックアレイ回路で実現でき、このチップま
たはユニットを特注化して、所望の演算機能を実行する
ようにする。例えば、このデータパス２６に、加算器お
よび掛算器を設けて、音声合成の応用例におけるマトリ
ックス掛算器や比較器回路を実現する。また、これらコ
ントローラ２４およびデータパス２６とを一緒にして、
例えば、テキサスインストルメンタ社製のディジタル信
号プロセッサのＴＩ−３２０ファミリのようなディジタ
ル信号プロセッサ回路内で実現できる。
【００１６】処理システム１０の好適実施例において、
同報通信ＲＡＭ２２を、システムアドレスバス１８から
アクティブメモリ１４によって受信した対応する数のア
ドレスビットに対して利用できる、最上位のアドレス空
間に配置する。このことによって、この同報通信ＲＡＭ
２２の各々に対して、チップ選択信号なしで書込みおよ
び読出しが実行できる。更に、この処理システム１０内
のアクティブメモリ１４の同報通信ＲＡＭ２２のすべて
を、同時にアクセスできる。所定のメモリ１４に対する
同報通信ＲＡＭ２２は、ＣＰＵ１２から使用中のデータ
バス１６上のデータおよびインストラクションを、選択
した演算を実行中のコントローラ２６によって受信する
ようになる。
【００１７】代表的な演算においては、ＣＰＵ１２によ
って、データバス１６から、各アクティブメモリ１４の
データＲＡＭ２０内にデータを書込む。一般に、各デー
タＲＡＭ２０には、処理中のデータの全体の組合せの内
の、異なったサブセット（部分集合）が保持されてい
る。例えば、マトリックス掛算の場合には、データＲＡ
Ｍ２０の各々は、関連したマトリックスにおける対応の
列に対するデータを保持するものと思われる。サーチ
（探索）動作の場合には、処理中のデータの異なった分
野のものを、異なったアクティブメモリ１４に分配する
ことができる。各コントローラ２４によって従うべきコ
ントロールシーケンスが、データバス１６上に表示され
る一方、高アドレスビットがアドレスバス１８上に、コ
ントロールシーケンスが各同報通信ＲＡＭ２２中に書込
まれるように表示される。同様に、この処理システム１
０によって処理されている所望の演算上の少なくとも１
つの引き数（ベクトル）を、各同報通信ＲＡＭ２２に書
込む。代表的には、同一のベクトルをこの処理システム
１０内のすべての同報通信ＲＡＭ２２に書込む。
【００１８】一実施例によれば、同報通信メモリ空間に
おけるダミーロケーションによって、各アクティブメモ
リデバイス１４のコントローラ２４およびデータパス２
６により、これら引き数の実行が開始されるようにな
る。特に、コントローラ２４によって、データパス２６
は、同報通信ＲＡＭ２２から検索した引き数を、前述の
コントロールシーケンスによる指示に従って、データＲ
ＡＭ２０からのデータの各行に供給するようになる。こ
れら引き数をそれぞれのデータＲＡＭ２０のデータの所
定の行に供給したことによる結果を、コントローラ２４
によって、データパス２６を経て、同一の列に沿った１
つ、または２つの選択されたバイトロケーションに書込
む。また、コントローラ２４は、すべての行アドレスお
よび、データＲＡＭの４：１マルチプレックサ、一次ス
テージデコーダ３２へのすべてのアドレスを介して、デ
ータＲＡＭ２０内のすべてのデータが処理されているよ
うに、循環するようになる。
【００１９】これらアクティブメモリデバイスは、デー
タＲＡＭ２０の各々に予じめ書込まれたデータに対して
動作する一方、ＣＰＵは他のタスクを自由に処理出来
る。続いて、このＣＰＵ１２は、これらアクティブメモ
リによって分配された演算タスクの終了が表示された後
で、各アクティブメモリ１４のデータＲＡＭ２０からの
減縮（圧縮）された結果の検索動作に戻るようになる。
【００２０】図３は、データパス２６の一部分として実
行された、埋設望探索ＡＬＵ５２の一実施例を表わす。
一般に、この探索（サーチ）ＡＬＵ５２によって、デー
タＲＡＭ２０にストアされたデータに対する効率的な探
索が行われる手段が提供される。処理システム１０にお
ける多数のアクティブメモリ１４によって、対応するデ
ータＲＡＭ２０にストアされた相当量のデータを、前述
した分散式処理アプローチ方法を駆使してサーチでき
る。
【００２１】このサーチＡＬＵ５２には、パスインター
フェイス５４、マルチプレックサ５６、レジスタ５８、
算術演算回路６０、アキュムレータ（累積器）６２、お
よびシフタ６４が設けられている。このサーチＡＬＵ５
２は、コントローラ２４の制御の下で、同報通信ＲＡＭ
２０にストアされたサーチインストラクションを利用し
て、動作するものである。このようなサーチインストラ
クションの一例の組合せが、以下の表Ｉに表わされてい
る。
【表１】表 Ｉ
【００２２】図４は、データＲＡＭ２０に保持されてい
るデータに対するフォーマットの一実現例を示す。図４
において、ベクトルのアレイがリンク結合されたリスト
フォーマットで表示されている。このリンク結合リスト
フォーマットにおいて、各ベクトルには、ｍ個のフィー
ルドのデータが包含されており、これらデータは、リス
トまたはアレイ状の他のベクトルに対するポインタと一
緒に存在する。このリンク結合リストフォーマットは、
唯一の実現可能なデータフォーマットであり、この目的
のために、有益なフォーマットとして表現されている。
【００２３】代表的なサーチ動作中、最初、コントロー
ラ２４は、データＲＡＭ２０に対してアドレスを識別
し、このＲＡＭ２０には、サーチデータ中の、第一ベク
トルが保持されている。次に、この第一ベクトルをデー
タＲＡＭ２０から検索すると共に、バスインターフェイ
ス５４および内部バス３８を経てサーチＡＬＵ５２に供
給する。最新のベクトルのデータフィールド部分をアキ
ュムレータ６２にロードする。次に、このＡＬＵ６０に
よって、アキュムレータから、およびレジスタ５８か
ら、前述の表Ｉの１つまたはそれ以上のインストラクシ
ョンによって選択することにより検索したデータに対し
て、所望の基本的な算術演算（加算、減算、掛算および
割算）を実行する。この代りに、マスキング動作を、メ
モリ２０から検索したベクトルに対して、ＡＬＵ５８に
よって実行することもでき、この場合には、レジスタ５
８から検索したマスクを利用する。この結果として、こ
のベクトルの１つまたはそれ以上のフィールドが抽出で
きる。このサーチ動作中における算術またはマスキング
動作のパフォーマンスは、このサーチ動作にとって、必
ずしも必要な条件ではない。即ち、算術動作は、データ
ＲＡＭ２０からのベクトルが、所望のサーチ条件を満す
かどうかをテストする一手段にすぎないものである。次
に、このＡＬＵ６０によって、表Ｉにリストアップされ
ている分岐条件の１つのような、１つまたはそれ以上の
分岐条件（テスト）を、この算術演算の結果に与える
（または、算術演算が実行されていない場合には、ＲＡ
Ｍ２０またはアキュムレータ６２からのデータに対し
て、直接的に与える）。この条件が満たされた場合に
は、サーチを終了するか、または継続して、所望の条件
を満している別のベクトル／データフィールドを識別す
ることができる。また、このような分岐条件が満たされ
ない場合には、このサーチを、最新のベクトル中のポイ
ンタフィールドによって表わされているように、データ
ＲＡＭ２０中の次のベクトルを検索することによって継
続する。シフタ６４によって、データＲＡＭ２０に戻る
ためのＡＬＵからの結果の内の少なくとも数個の結果の
選択が実行できる。このようにして、所望の分岐条件
が、ＡＬＵ６０によるテストに従って満たされる場合に
は、最新のベクトルをメモリ中で更新できる。
【００２４】以上、本発明およびその効果について詳述
したが、以下に付記した請求の範囲に規定された本発明
の技術的思想を逸脱することなく、種々の変更、変形等
を加え得ることは、当業者にとって容易である。
【００２５】以下、本発明の特徴を列挙する。
【００２６】（１） データを保持するための記憶位置
の行および列を有するデータメモリと；コントロールイ
ンストラクションを保持するための記憶位置の行および
列を有する同報通信メモリと；前記データメモリからの
データの少なくとも１ワードを受信し得ると共に、この
ワードを予じめ決められた探索テスト条件に対してテス
ト可能とする探索回路と；前記同報通信メモリから受信
したコントロールインストラクションに応答して動作可
能となり、前記データのワードの前記データメモリから
前記探査回路への転送を制御すると共に、前記探査回路
による前記ワードのテストを制御するコントロール回路
とを具備したアクティブメモリ。
【００２７】（２） 前記探索（サーチ）回路によっ
て、前記ワードのテストを実行できるようにし、このテ
ストは、前記同報通信メモリ中に保持された、一組のサ
ーチインストラクションによって規定された一組の分岐
条件から選択された分岐条件を与えることによって実行
される第１項記載のアクティブメモリ。
【００２８】（３） 前記サーチ回路によって前記ワー
ドのテストを実行できるようにし、このテストは、前記
データメモリからのデータの前記ワードおよび組合わさ
れたレジスタから検索されたデータの第２ワードを利用
して算術演算を実行すると共に、この算術演算による結
果に対して分岐条件を与えることによって実行される第
１項記載のアクティブメモリ。
【００２９】（４） 前記サーチ回路に算術演算ユニッ
トを設け、この演算ユニットによって、分岐条件を、前
記データメモリから検索したデータの前記ワードに与え
られ得るようにした第１項記載のアクティブメモリ。
【００３０】（５） 前記サーチ回路に、前記データメ
モリから検索したデータの前記ワードおよび組合わされ
たレジスタから検索したデータのワードとの間で選択を
行なうマルチプレックサと；第１入力および第２入力を
有し、この第１入力で受信したデータに対して、算術演
算を実行すると共に、分岐条件を与え、この第１入力に
よって、前記マルチプレックサによって選択されたデー
タのワードを検索する算術ロジック回路と；この算術ロ
ジック回路から受信したデータおよび結果をストアする
アキュムレータとを設け、このアキュムレータの出力に
よって、前記算術演算ユニットの前記第２入力にフィー
ドバックが与えられるようにした第１項記載のアクティ
ブメモリ。
【００３１】（６） 前記コントロール回路に、前記コ
ントロールインストラクションを解釈すると共に、前記
データメモリからのデータの検索と、前記サーチ回路に
よる算術演算および分岐動作のパフォーマンスをコント
ロールするコントローラと；データのワードを、前記デ
ータメモリ中の選択した記憶位置および前記サーチ回路
との間で前記コントローラの指示の下で転送するデータ
メモリコントロール回路と；前記同報通信メモリ中の選
択された記憶位置と、前記コントローラとの間で、前記
コントロールインストラクションを転送する同報通信コ
ントロール回路とを設けた第１記載のアクティブメモ
リ。
【００３２】（７） 更に、前記データメモリと外部バ
スとの間で、前記データおよび結果の転送を可能とする
データメモリ入力／出力回路と；前記同報通信メモリと
外部バスとの間で、前記コントロールインストラクショ
ンの転送を可能とする同報通信メモリ入力／出力回路と
を設けた第１項記載のアクティブメモリ。
【００３３】（８） 前記アクティブメモリをシングル
ユニットとして構成すると共に、このシングルユニット
は、選択した非アクティブメモリデバイスのピン構造
と、互換性のあるピン構造を有するようにした第１項記
載のアクティブメモリ。
【００３４】（９） シングルデバイスとして構成さ
れ、このシングルデバイスには、選択された非アクティ
ブメモリのピン構造と互換性を有するピン構造が設けら
れ；データビットを保持するための複数の行および列と
して配列されたメモリセルのアレイを有するデータメモ
リと；このデータメモリに結合され、このデータメモリ
中の前記セルと、第１内部バスとの間でデータビットを
選択的に転送するデータメモリコントローラと；コント
ロールビットおよび、サーチインストラクションを規定
するインストラクションビットを保持するために、複数
の行と列とに配列されたメモリセルのアレイを含んだ同
報通信メモリと；この同報通信メモリに結合され、この
同報通信メモリ中の前記セルと第２の内部バスとの間
で、コントロールおよびインストラクションビットを選
択的に転送する同報通信メモリコントロール回路と；前
記第１および第２内部バスに結合され、サーチ回路を有
するデータパスと、このサーチ回路は、前記データメモ
リからのデータのワードを受信すると共に、前記サーチ
インストラクションの組から選択されたサーチテスト条
件に対して、これらワードをテストするように作動し；
このデータパス、前記同報通信メモリコントロール回
路、および前記データメモリコントロール回路に結合さ
れ、前記同報通信メモリから受信した前記コントロール
ビットに応答して、前記データメモリからこのデータパ
スへ前記データビットの転送を指示すると共に、前記サ
ーチ回路による前記データビットのテストを指示するよ
うにしたことを特徴とするアクティブメモリ。
【００３５】（１０） 前記サーチ回路を動作させて、
前記ワードを前記サーチテスト条件に対してテスト可能
とし、このテストは、前記データメモリからの前記ビッ
トデータおよび組合わされたレジスタから検索したデー
タのビットを利用して算術演算を実行すると共に、分岐
条件をこの算術演算の結果に与えることによって実行さ
れるようにした第９項記載のアクティブメモリ。
【００３６】（１１） 前記サーチ回路に、分岐条件を
前記データメモリから受信したデータのビットに与えら
れるように動作する算術ロジックユニットを設けるよう
にした第９項記載のアクティブメモリ。
【００３７】（１２） 前記サーチ回路に；前記データ
メモリから検索した前記データのビットを、組合わされ
たレジスタから検索したデータのワードの間で選択を行
なうマルチプレックサと；第１入力および第２入力を有
し、この第１入力で受信したデータに対して、算術演算
を実行すると共に、分岐条件を与え、この第１入力によ
って前記マルチプレックサによって選択されたデータの
ワードを検索する算術ロジック回路と；この算術ロジッ
ク回路から受信したデータおよび結果ビットをストアす
るアキュムレータとを設け、このアキュムレータの出力
によって前記算術演算ユニットの前記第２入力にフィー
ドバックが与えられるようにした第９項記載のアクティ
ブメモリ。
【００３８】（１３） 前記サーチ回路に、前記アキュ
ムレータに保持され、前記データメモリ中の記憶位置ま
で転送されるビットの内の少なくとも数個のビットを選
択するシフタ（移相器）を設けるようにした第９項記載
のアクティブメモリ。
【００３９】（１４） 更に、前記第１内部バスに結合
され、この第１内部バスと外部データバスとの間でデー
タビットを転送するデータメモリ入力／出力回路を設け
るようにした第９項記載のアクティブメモリ。
【００４０】（１５） 前記メモリコントロール回路
に、行アドレスビットに応答し、前記行を選択する行ア
ドレス回路と、前記データメモリには、アクセスすべき
前記メモリセル内の選択されたメモリセルが設けられ；
列アドレスビットに応答し、前記選択されたメモリセル
を有する前記データメモリのアレイ中で、前記列を選択
すると共に、複数のマルチプレックサを有する列アドレ
ス回路と；これら複数のマルチプレックサの各々によっ
て、前記アレイ中の前記列に隣接した組から、前記第１
内部バスへ前記列を選択的に結合させるようにした第９
項記載のアクティブメモリ。
【００４１】（１６） 更に、前記第１内部バスに結合
され、この第２内部バスおよび外部バスの間でコントロ
ールおよび引き数ビットを転送する同報通信メモリ入力
／出力回路を設けるようにした第９項記載のアクティブ
メモリ。
【００４２】（１７） 前記同報通信メモリコントロー
ル回路に；行アドレスビットに応答し、前記行を選択す
る行アドレス回路と、前記同報通信メモリに、アクセス
すべき前記メモリセルの内の選択されたセルを含み；列
アドレスビットに応答し、前記同報通信メモリの前記ア
レイ中で前記列を選択すると共に、複数のマルチプレッ
クサを有する列アドレス回路とを設け、これらマルチプ
レックサの各々によって、前記アレイ中の前記列の隣接
した組から、この列を前記第２内部バスへ選択的に結合
した第９項記載のアクティブメモリ。
【００４３】（１８） 小なくとも１個のアクティブメ
モリデバイスに結合された中央演算処理装置を有する処
理システムにおいて、データを探索するに当り、この中
央演算処理装置を利用して、前記アクティブメモリデバ
イス内の第１メモリに、データを書込むステップと；こ
の中央演算処理装置を利用して、前記アクティブメモリ
デバイス内の第２メモリに、コントロールインストラク
ションおよび探索（サーチ）インストラクションを書込
むステップと；前記第２メモリから検索したサーチイン
ストラクション中に選択されたサーチインストラクショ
ンに従って動作する前記アクティブメモリ上のサーチ回
路を利用して、前記第１メモリから検索したデータのワ
ードをテストすることによって、前記第１メモリ内で前
記データを探索するステップとを具備したことを特徴と
するデータ処理システムにおけるデータ探索方法。
【００４４】（１９） 前記サーチステップに、算術演
算を実行するサブステップを設け、このサブステップ
は、前記第１メモリから検索したデータのワードおよ
び、レジスタから検索したデータの第２ワードを利用す
ると共に、分岐条件をこの算術演算の結果に与えること
によって実行されるようにした第１８項記載のデータ探
索方法。
【００４５】備考 （Ｃ） 著作権、 *Ｍ* テキサスインストルメンツ社、
１９９３年、本特許明細書に開示された一部分には、著
作権保護の対象となっているものが包含されている。本
件の著作権およびマスク製作者は、米国特許商標局にお
いて、本件特許文献および開示物に対してファクシミリ
複製することに対して、何人にも異議を申し立てない
が、他の行為に対しては著作権等のすべての権利を保有
するものである。
【００４６】関連特許の開示 以下に示した、共願の特許出願および特許が、本明細書
で参考文献として組込まれている。 米国特許出願第 号、代理人用番号Ｎｏ．３２３
５０−７１４、ＴＩ−１３４３８、名称“分散型処理装
置および方法”。 米国特許出願第 号、代理人用番号Ｎｏ．３２３
５０−７１６、ＴＩ−１３４４０、名称“Ｋａｎｅｒｖ
ａメモリを実現するデバイス、システムおよび方法”。 米国特許出願第 号、代理人用番号Ｎｏ．３２３
５０−７１７、ＴＩ−１３４４１、名称“分散型信号処
理装置、システムおよび方法”。
【図面の簡単な説明】
【図１】本発明の概念を実施するデータ処理システムの
ブロックダイヤグラムである。
【図２】図１に示したアクティブメモリデバイスの一実
施例の機能ブロック線図である。
【図３】図２に示したアクティブメモリデバイスのサー
チ回路の一実施例の機能ブロック線図である。
【図４】図２に示したアクティブメモリにデータをスト
アするために有効なデータフォーマットを示す図。
【符号の説明】
１０ 処理システム １２ ＣＰＵ １４ アクティブメモリデバイス １６ データバス １８ アドレスバス ２０ ＲＡＭ ２２ 同報通信ＲＡＭ ２４ コントローラ ２６ データパス ３０、４２、４６ マルチプレックサ ４４ 一次ステージデコード回路 ４８ 入／出力回路 ５２ ＡＬＵ
フロントページの続き (72)発明者 シバリング エス．マハント − シェッ ティ アメリカ合衆国テキサス州リチャードソ ン，スコッツボロ レーン 1405 (72)発明者 デレック スミス アメリカ合衆国ルイジアナ州ラファイエッ ト，ルーズベルト ストリート 512

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 データを保持するための記憶位置の行お
    よび列を有するデータメモリと；コントロールインスト
    ラクションを保持するための記憶位置の行および列を有
    する同報通信メモリと；前記データメモリからのデータ
    の少なくとも１ワードを受信し得ると共に、このワード
    を予め決められた探索テスト条件に対してテスト可能と
    する探索回路と；前記同報通信メモリから受信したコン
    トロールインストラクションに応答して動作可能とな
    り、前記データのワードの前記データメモリから前記探
    索回路への転送を制御すると共に、前記探索回路による
    前記ワードのテストを制御するコントロール回路とを具
    備したことを特徴とするアクティブメモリ。
  2. 【請求項２】 少なくとも１個のアクティブメモリデバ
    イスに結合された中央演算処理装置を有する処理システ
    ムにおいて、データを探索するに当り、 この中央演算処理装置を利用して、前記アクティブメモ
    リデバイス内の第１メモリにデータを書込むステップ
    と；この中央演算処理装置を利用して、前記アクティブ
    メモリデバイス内の第２メモリに、コントロールインス
    トラクションおよび探索インストラクションを書込むス
    テップと；前記第２メモリから検索した探索インストラ
    クション中の選択された探索インストラクションに従っ
    て動作する前記アクティブメモリ上の探索回路を利用し
    て、前記第１メモリから検索したデータのワードをテス
    トすることによって、前記第１メモリ内で前記データを
    探索するステップとを具備したことを特徴とするデータ
    処理システムにおけるデータ探索方法。
JP6116799A 1993-05-28 1994-05-30 データ処理システムにおけるデータ探索方法およびアクティブメモリ Pending JPH07175711A (ja)

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