JPH06168177A - パイプラインメモリ装置 - Google Patents
パイプラインメモリ装置Info
- Publication number
- JPH06168177A JPH06168177A JP34554092A JP34554092A JPH06168177A JP H06168177 A JPH06168177 A JP H06168177A JP 34554092 A JP34554092 A JP 34554092A JP 34554092 A JP34554092 A JP 34554092A JP H06168177 A JPH06168177 A JP H06168177A
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- JP
- Japan
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- cell
- memory
- data
- pipeline
- pipeline register
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Abstract
(57)【要約】
【目的】 メモリセルをパイプライン構成にすること
で、大容量で高速なメモリを実現する。 【構成】 本装置では、図１の様にメモリセルを２次元
メッシュ状のセルブロック１０１に分割し、セルブロッ
クのビット線をデータパイプラインレジスタ１０３で、
ワード線をアドレスパイプラインレジスタ１０４で接続
する。ライトデータデコーダ１０５は書き込むべき該当
するビット線にデータを乗せる。各デコーダ１０５、１
０７とセルの間には、４５°の傾きのアクセス波面を形
成するためのデータおよびアドレスのパイプラインレジ
スタがさらに挿入される。
で、大容量で高速なメモリを実現する。 【構成】 本装置では、図１の様にメモリセルを２次元
メッシュ状のセルブロック１０１に分割し、セルブロッ
クのビット線をデータパイプラインレジスタ１０３で、
ワード線をアドレスパイプラインレジスタ１０４で接続
する。ライトデータデコーダ１０５は書き込むべき該当
するビット線にデータを乗せる。各デコーダ１０５、１
０７とセルの間には、４５°の傾きのアクセス波面を形
成するためのデータおよびアドレスのパイプラインレジ
スタがさらに挿入される。
Description
【０００１】
【産業上の利用分野】本発明はパイプラインメモリ装置
に関する。
に関する。
【０００２】
【従来の技術】近年、プロセッサの高速化にともないメ
モリのアクセス速度の向上が要求されている。前記要求
に対して、これまで、高速で小容量なキャッシュメモリ
を用いたメモリの階層化、メモリをいくつかのバンクに
分けてパイプライン的に動作させるマルチバンク化方式
などアーキテクチャにより対応したり、ＧａＡｓなど高
速デバイスの導入、デバイスの設計ルールの微細化、Ｂ
ｉＣＭＯＳなど新しい回路技術の導入による素子の高速
化で対応してきた。
モリのアクセス速度の向上が要求されている。前記要求
に対して、これまで、高速で小容量なキャッシュメモリ
を用いたメモリの階層化、メモリをいくつかのバンクに
分けてパイプライン的に動作させるマルチバンク化方式
などアーキテクチャにより対応したり、ＧａＡｓなど高
速デバイスの導入、デバイスの設計ルールの微細化、Ｂ
ｉＣＭＯＳなど新しい回路技術の導入による素子の高速
化で対応してきた。
【０００３】しかし、キャッシュ、マルチバンク化によ
る対応では、プロセッサ速度の向上に従いキャッシュミ
スやバンク競合といったオーバヘッドを無視できなくな
ってきている。また、素子の改良による対応では、せい
ぜい今後１０倍程度の速度向上が期待できるだけであ
る。さらに、集積度の増大にともなう配線容量の増大の
問題があり、メモリサイズと速度のどちらかを犠牲にせ
ざるを得ない。
る対応では、プロセッサ速度の向上に従いキャッシュミ
スやバンク競合といったオーバヘッドを無視できなくな
ってきている。また、素子の改良による対応では、せい
ぜい今後１０倍程度の速度向上が期待できるだけであ
る。さらに、集積度の増大にともなう配線容量の増大の
問題があり、メモリサイズと速度のどちらかを犠牲にせ
ざるを得ない。
【０００４】これに対し、メモリチップをパイプライン
構成にしてパイプラインアクセスにより速度を稼ぐ方式
が考案されている（特願昭６２−１７７９５，６２−１
９２３２１，６２−２１３３９１，６２−２９５４８
４，６２−２９５４８３）。パイプラインメモリを用い
ることで、高速なメモリシステムを実現する方法が提案
されている。
構成にしてパイプラインアクセスにより速度を稼ぐ方式
が考案されている（特願昭６２−１７７９５，６２−１
９２３２１，６２−２１３３９１，６２−２９５４８
４，６２−２９５４８３）。パイプラインメモリを用い
ることで、高速なメモリシステムを実現する方法が提案
されている。
【０００５】
【発明が解決しようとする課題】ところが、従来のパイ
プラインメモリでは、メモリチップをアドレスデコー
ド、メモリセルアレイ、データラッチの３ステージに分
けたに過ぎず、大容量メモリでメモリセルへの配線容量
が増大することにより、アクセス時間が増大する問題は
解決されていない。
プラインメモリでは、メモリチップをアドレスデコー
ド、メモリセルアレイ、データラッチの３ステージに分
けたに過ぎず、大容量メモリでメモリセルへの配線容量
が増大することにより、アクセス時間が増大する問題は
解決されていない。
【０００６】これに対し、メモリセル自体もパイプライ
ン化したパイプラインメモリが考案されている（特願平
１−１３３５０２）が、これは読み出し専用であり用途
が限られてしまう。
ン化したパイプラインメモリが考案されている（特願平
１−１３３５０２）が、これは読み出し専用であり用途
が限られてしまう。
【０００７】
【課題を解決するための手段】本発明に係るパイプライ
ンメモリ装置は、メモリセルをメッシュ状の複数のブロ
ックにわけ、各ブロックの間にパイプラインレジスタを
おき、メモリセルのアクセスをパイプライン的に行なう
メモリであって、セルの外周の１辺からアドレスを、外
周の他１辺から書き込みデータをパイプラインレジスタ
を介して波面状に供給し、さらに他の１辺から読み出し
たデータの波面を受信しパイプラインレジスタを介して
データセレクタへ送ることによりセルへの書き込み及び
読み出しをパイプライン的に実現することを特徴とす
る。
ンメモリ装置は、メモリセルをメッシュ状の複数のブロ
ックにわけ、各ブロックの間にパイプラインレジスタを
おき、メモリセルのアクセスをパイプライン的に行なう
メモリであって、セルの外周の１辺からアドレスを、外
周の他１辺から書き込みデータをパイプラインレジスタ
を介して波面状に供給し、さらに他の１辺から読み出し
たデータの波面を受信しパイプラインレジスタを介して
データセレクタへ送ることによりセルへの書き込み及び
読み出しをパイプライン的に実現することを特徴とす
る。
【０００８】
【作用】本発明には作用において以下の特徴がある。 １．セルを２ｎ−２段のパイプラインに分割すること
で、ワード線、ビット線の長さがそれぞれ１／（ｎ＋
１）になり、セルのアクセスの速度が大きく向上する。 ２．セルの構成、ビット線、アクセス線の本数は従来の
メモリセルと同一でよく、分割されたセルの各ブロック
の間に上記に比較してはるかに少ない個数のパイプライ
ンメモリを挿入するだけで済むため、集積度の低下がほ
とんどない。 ３．完全な２次元構造で各セルブロックは完全な繰り返
し構造になり集積化に適する。 ４．パイプライン型メモリアクセスを行なう、近年の高
速プロセッサやスーパコンピュータに適合性がよい。
で、ワード線、ビット線の長さがそれぞれ１／（ｎ＋
１）になり、セルのアクセスの速度が大きく向上する。 ２．セルの構成、ビット線、アクセス線の本数は従来の
メモリセルと同一でよく、分割されたセルの各ブロック
の間に上記に比較してはるかに少ない個数のパイプライ
ンメモリを挿入するだけで済むため、集積度の低下がほ
とんどない。 ３．完全な２次元構造で各セルブロックは完全な繰り返
し構造になり集積化に適する。 ４．パイプライン型メモリアクセスを行なう、近年の高
速プロセッサやスーパコンピュータに適合性がよい。
【０００９】
【実施例】本発明のパイプラインメモリ装置について、
図１，２および図３並びに表１を参照して説明する。本
装置の一実施例を図１に構成図で示し、この実施例にお
けるメモリセルを図２に回路図で示す。本実施例はメモ
リセルのアクセスが４段のパイプラインで実現される。
図１で、メモリセルは、３×３の９個のブロック１０１
に分割されブロック間は、ワード線、ビット線ともにそ
れぞれアドレスパイプラインレジスタ１０４、データパ
イプラインレジスタ１０３を介して接続されている。ア
ドレスデコーダ１０７はアクセスするアドレスをデコー
ドし、該当するセルのあるワード線１０９に信号１を載
せる。また、ライトデータデコーダ１０５は、書き込む
データに応じた信号＜１，０＞又は＜０，１＞を該当し
たビット線対に載せる。
図１，２および図３並びに表１を参照して説明する。本
装置の一実施例を図１に構成図で示し、この実施例にお
けるメモリセルを図２に回路図で示す。本実施例はメモ
リセルのアクセスが４段のパイプラインで実現される。
図１で、メモリセルは、３×３の９個のブロック１０１
に分割されブロック間は、ワード線、ビット線ともにそ
れぞれアドレスパイプラインレジスタ１０４、データパ
イプラインレジスタ１０３を介して接続されている。ア
ドレスデコーダ１０７はアクセスするアドレスをデコー
ドし、該当するセルのあるワード線１０９に信号１を載
せる。また、ライトデータデコーダ１０５は、書き込む
データに応じた信号＜１，０＞又は＜０，１＞を該当し
たビット線対に載せる。
【数１】 ライトデータデコーダ１０５は、読み出しである場合、
または書き込まないビット線ペアには読み出し＜１，１
＞を載せる。データセレクタ１０６は、ビット線に載っ
た読み出しデータから必要なデータを選択する。
または書き込まないビット線ペアには読み出し＜１，１
＞を載せる。データセレクタ１０６は、ビット線に載っ
た読み出しデータから必要なデータを選択する。
【００１０】メモリセルブロック１０１とデータパイプ
ラインレジスタ１０３の間にはセンスアンプ１０２が接
続され読み出し速度を向上させている。
ラインレジスタ１０３の間にはセンスアンプ１０２が接
続され読み出し速度を向上させている。
【００１１】アドレスデコーダ１０７、ライトデータデ
コーダ１０５の間のワード線、ビット線にはそれぞれ、
アドレスパイプラインレジスタ、データパイプラインレ
ジスタが接続され、図３の＃０、＃１に示されるセルの
アクセス波面を形成する。
コーダ１０５の間のワード線、ビット線にはそれぞれ、
アドレスパイプラインレジスタ、データパイプラインレ
ジスタが接続され、図３の＃０、＃１に示されるセルの
アクセス波面を形成する。
【００１２】メモリセルブロック１０１中のメモリセル
の構成を図２に示す。
の構成を図２に示す。
【数２】 Ｗi はワード線である。
【００１３】メモリセルドライバにとっての真理値表を
表１に示す。読み出しの場合は、セルドライバであるデ
ータパイプラインレジスタ１０３はビット線を２つとも
１にドライブする。ワード線で選択されたメモリがセル
の内容に従って、ビット線にデータを載せる。
表１に示す。読み出しの場合は、セルドライバであるデ
ータパイプラインレジスタ１０３はビット線を２つとも
１にドライブする。ワード線で選択されたメモリがセル
の内容に従って、ビット線にデータを載せる。
【表１】
【００１４】本メモリセルは６トランジスタのスタティ
ックセルであるが、ダイナミック動作をするセルを用い
ても同様の動作原理で実現することも可能である。
ックセルであるが、ダイナミック動作をするセルを用い
ても同様の動作原理で実現することも可能である。
【００１５】（実施例の動作説明）図３及び図４を参照
して本実施例のセルアクセスを説明する。図３及び図４
で、＃０、＃１はアクセスの波面を、□はアドレスデコ
ーダで選択されたワード線の信号、ライトデータデコー
ダ１０５で該当するビット線に載せられた、真理値表１
に従うデータを◎で示す。また、ビット線に読み出され
たデータを○で示す。セルブロック（ｘ，ｙ）はｘ行、
ｙ列のセルブロックと呼ぶ。
して本実施例のセルアクセスを説明する。図３及び図４
で、＃０、＃１はアクセスの波面を、□はアドレスデコ
ーダで選択されたワード線の信号、ライトデータデコー
ダ１０５で該当するビット線に載せられた、真理値表１
に従うデータを◎で示す。また、ビット線に読み出され
たデータを○で示す。セルブロック（ｘ，ｙ）はｘ行、
ｙ列のセルブロックと呼ぶ。
【００１６】図３及び図４では、波面＃０として、１行
めのセルブロック、（１，０）、（１，１），（１，
２）からの読み出しと、波面＃１として、セルブロック
（０，１）への書き込みを行なう例を示す。本実施例で
は、４段のパイプラインとしてセルアクセスが実現され
る。
めのセルブロック、（１，０）、（１，１），（１，
２）からの読み出しと、波面＃１として、セルブロック
（０，１）への書き込みを行なう例を示す。本実施例で
は、４段のパイプラインとしてセルアクセスが実現され
る。
【００１７】以下、図３及び図４の説明である。
【数３】 ｔ＝１ 波面＃０と選択されたワード線がセルブロック
（１，１）で出合い、セルの読み出しが行なわれる。同
様に波面＃１ではセルブロック（０，０）でセルの読み
出しが行なわれる。 ｔ＝２ 波面＃０では、セルブロック（２，０）にｔ＝
１で読み出されたセルブロック（１，０）のデータが転
送される。ただし、ワード線が選択されてないのでセル
に対しても何も起こらない。同時に、（１，１）でセル
の読み出しが起こる。波面＃１では書き込みデータ◎と
選択されたワード線が出合い、セルへの書き込みが行な
われる。セルブロック（１，０）へは、ｔ＝１で読み出
されたセルブロック（０，０）データが転送される。 ｔ＝３ 波面＃０では、セルブロック（１，２）でセル
の読み出しが起こり、セルブロック（２，１）へはセル
（１，１）のデータの転送が起こる。セルブロック
（２，０）からのセル（１，０）のデータはセル外のデ
ータパイプラインレジスタへ転送される。波面＃１につ
いては、セルブロック（０，２）では、セルの読み出し
がおき、他のセルではｔ＝２のデータの転送が起きる。 ｔ＝４ 波面＃０では、読み出されたセル（１，０），
（１，１），（１，２）のデータが最終段のデータパイ
プラインレジスタからデータセレクタ１０６に送られ、
セルのアクセスが終了する。波面＃１では、セル（０，
０），（０，１），（０，２）のデータの転送が起き
る。
（１，１）で出合い、セルの読み出しが行なわれる。同
様に波面＃１ではセルブロック（０，０）でセルの読み
出しが行なわれる。 ｔ＝２ 波面＃０では、セルブロック（２，０）にｔ＝
１で読み出されたセルブロック（１，０）のデータが転
送される。ただし、ワード線が選択されてないのでセル
に対しても何も起こらない。同時に、（１，１）でセル
の読み出しが起こる。波面＃１では書き込みデータ◎と
選択されたワード線が出合い、セルへの書き込みが行な
われる。セルブロック（１，０）へは、ｔ＝１で読み出
されたセルブロック（０，０）データが転送される。 ｔ＝３ 波面＃０では、セルブロック（１，２）でセル
の読み出しが起こり、セルブロック（２，１）へはセル
（１，１）のデータの転送が起こる。セルブロック
（２，０）からのセル（１，０）のデータはセル外のデ
ータパイプラインレジスタへ転送される。波面＃１につ
いては、セルブロック（０，２）では、セルの読み出し
がおき、他のセルではｔ＝２のデータの転送が起きる。 ｔ＝４ 波面＃０では、読み出されたセル（１，０），
（１，１），（１，２）のデータが最終段のデータパイ
プラインレジスタからデータセレクタ１０６に送られ、
セルのアクセスが終了する。波面＃１では、セル（０，
０），（０，１），（０，２）のデータの転送が起き
る。
【００１８】以上の説明では、波面＃１で１セルのみの
書き込みを示したが、ワードデータデコーダ１０５が複
数のセルへのビット線にデータを載せることにより、複
数セルへの同時書き込みも同様に実現できる。
書き込みを示したが、ワードデータデコーダ１０５が複
数のセルへのビット線にデータを載せることにより、複
数セルへの同時書き込みも同様に実現できる。
【００１９】
１．本発明ではセルを２ｎ−２段のパイプラインに分割
することで、ワード線、ビット線の長さがそれぞれ１／
（ｎ＋１）になり、セルのアクセスの速度が大きく向上
する。 ２．本発明ではセルの構成、ビット線、アクセス線の本
数は従来のメモリセルと同一でよく、分割されたセルの
各ブロックの間に上記に比較してはるかに少ない個数の
パイプラインメモリを挿入するだけで済むため、集積度
の低下がほとんどない。 ３．本発明のセルは完全な２次元構造で各セルブロック
は完全な繰り返し構造になり集積化に適する。さらに、
完全な２次元メッシュ構造であるため、パイプライン段
数に対する制約がない。 ４．本発明のメモリはパイプライン型メモリアクセスを
行なう近年の高速プロセッサやスーパコンピュータに適
合性がよい。 ５．本発明では、同一ワード線の複数ビット線の同時読
み出しが可能であり、ダイナミック構成のセルを用いて
集積度を向上させることが可能である。
することで、ワード線、ビット線の長さがそれぞれ１／
（ｎ＋１）になり、セルのアクセスの速度が大きく向上
する。 ２．本発明ではセルの構成、ビット線、アクセス線の本
数は従来のメモリセルと同一でよく、分割されたセルの
各ブロックの間に上記に比較してはるかに少ない個数の
パイプラインメモリを挿入するだけで済むため、集積度
の低下がほとんどない。 ３．本発明のセルは完全な２次元構造で各セルブロック
は完全な繰り返し構造になり集積化に適する。さらに、
完全な２次元メッシュ構造であるため、パイプライン段
数に対する制約がない。 ４．本発明のメモリはパイプライン型メモリアクセスを
行なう近年の高速プロセッサやスーパコンピュータに適
合性がよい。 ５．本発明では、同一ワード線の複数ビット線の同時読
み出しが可能であり、ダイナミック構成のセルを用いて
集積度を向上させることが可能である。
【図１】本発明の一実施例におけるメモリ装置の構成図
である。
である。
【図２】図１の実施例におけるメモリセルの構成図であ
る。
る。
【図３】図１の実施例におけるアクセス動作の説明図で
ある。
ある。
【図４】図１の実施例におけるアクセス動作の説明図で
ある。
ある。
１０１ セルブロック １０２ センスアンプ １０３ データパイプラインレジスタ １０４ アドレスパイプラインレジスタ １０５ ライトデータデコーダ １０６ リードデータセレクタ １０７ アドレスデコーダ １０８ ビット線 １０９ ワード線
Claims (1)
- 【請求項１】 メモリセルをメッシュ状の複数のブロッ
クにわけ、各ブロックの間にパイプラインレジスタをお
き、メモリセルのアクセスをパイプライン的に行なうメ
モリであって、セルの外周の１辺からアドレスを、外周
の他１辺から書き込みデータをパイプラインレジスタを
介して波面状に供給し、さらに他の１辺から読み出した
データの波面を受信しパイプラインレジスタを介してデ
ータセレクタへ送ることによりセルへの書き込み及び読
み出しをパイプライン的に実現することを特徴とするパ
イプラインメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34554092A JPH06168177A (ja) | 1992-11-30 | 1992-11-30 | パイプラインメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34554092A JPH06168177A (ja) | 1992-11-30 | 1992-11-30 | パイプラインメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168177A true JPH06168177A (ja) | 1994-06-14 |
Family
ID=18377285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34554092A Withdrawn JPH06168177A (ja) | 1992-11-30 | 1992-11-30 | パイプラインメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0646925A2 (en) * | 1993-10-04 | 1995-04-05 | AT&T Corp. | Fully scalable memory apparatus |
-
1992
- 1992-11-30 JP JP34554092A patent/JPH06168177A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0646925A2 (en) * | 1993-10-04 | 1995-04-05 | AT&T Corp. | Fully scalable memory apparatus |
| EP0646925A3 (en) * | 1993-10-04 | 1995-09-06 | At & T Corp | Memory device that can fully expand. |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |