JPH11265316A - メモリシステムおよびメモリシステムにアクセスするための方法 - Google Patents

メモリシステムおよびメモリシステムにアクセスするための方法

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JPH11265316A
JPH11265316A JP10305863A JP30586398A JPH11265316A JP H11265316 A JPH11265316 A JP H11265316A JP 10305863 A JP10305863 A JP 10305863A JP 30586398 A JP30586398 A JP 30586398A JP H11265316 A JPH11265316 A JP H11265316A
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    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

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Abstract

(57)【要約】 【課題】 スループットの向上したメモリシステムを提
供する。 【解決手段】 メモリシステムは複数のメモリ１１０＿
ＵＬ，ＵＲ，ＤＬ，ＤＲと、複数のアドレスバスｍＡｄ
ｄｒ＿Ｕ，Ｄと、複数のデータバスＤａｔａ＿Ｌ，Ｒと
を含む。少なくとも１つのデータバスは異なるアドレス
バスに接続されたメモリに接続される。各メモリはパイ
プライン化された読出動作を可能にし、データが１つの
読出動作内で読出される場合に別の読出のためのアドレ
スをメモリに提供できるようにする。いくつかの実施例
では、複数のメモリはミラーイメージメモリの組にさら
に分けられる。各組においてすべてのメモリは同じデー
タを記憶する。メモリのうちの１つに記憶されるデータ
の同時の読出アクセスが望ましい場合、読出アクセスを
ミラーメモリに対して行なうことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、メモリとメモリを用いるシ
ステムとメモリにアクセスするための方法とに関する。
【０００２】メモリアクセス動作のスループットを増加
するため、データ処理システムのいくつかはマルチポー
トメモリを用いる。異なるポートを通して複数のアクセ
ス動作が並行して行なわれ、スループットを増加する。
しかしながら、メモリの費用はポートの数に伴って増加
する。そのため、高いスループットを得ながらもポート
の数がより少ないメモリを用いることが望ましい。さら
に、マルチポートメモリを備えたメモリシステムにおい
ては、別個のアドレスバスおよびデータバスが各ポート
に対して用いられる。メモリシステムにおけるアドレス
バスおよびデータバスの数を減少するのが望ましい。
【０００３】読出および書込動作に対して異なるタイミ
ングを用いるメモリにおいてアドレスおよびデータバス
の利用率を増すこともまた好ましい。このようなメモリ
には高速シンクロナスＳＲＡＭ（スタティックランダム
アクセスメモリ）が含まれる。読出動作および書込動作
に対するタイミングが異なるため、メモリが書込動作か
ら読出動作へ、または読出から書込へ切換えられる際、
アドレスまたはデータバス利用率ペナルティが生じる。
このようなペナルティを減少する、またはなくすことが
望ましい。
【０００４】２つ以上のスイッチファブリックを組合わ
せて、１ポート当りの費用を増すことなくポートの数を
増加することにより、無閉塞ＡＴＭ（非同期転送モー
ド）スイッチまたはその他のスイッチを得られるように
するメモリシステムを提供することもまた望ましい。
【０００５】
【発明の概要】この発明のいくつかの実施例では、複数
のアクセス動作を並行して行なうことができるようにす
るメモリシステムが提供される。いくつかの実施例では
読出および書込動作のためのタイミングが異なるメモリ
を用いる。特に、いくつかの実施例では、メモリシステ
ム内の各メモリはパイプライン化された読出アクセスを
可能にし、ある読出動作内においてデータがメモリから
読出される際に、他の読出サイクル動作のための読出ア
ドレスがメモリに提供されるようにする。しかしなが
ら、書込動作においては、アドレスとデータとはメモリ
に同時に提供される。（高速シンクロナスＳＲＡＭのい
くつかはそのようなタイミングを有する。）そのため、
メモリが書込から読出へ、または読出から書込へ切換え
られる際、メモリアドレスまたはデータポートに関して
利用率ペナルティが存在する。しかしながら、この発明
のいくつかの実施例では、メモリシステムのデータバス
に関してはペナルティは生じない。いくつかの実施例で
は、アドレスバスに関してもペナルティが生じない。さ
らに、個々のメモリの各々におけるポートの数が減少さ
れる。いくつかの実施例では、各メモリは単一ポートメ
モリである。データバスの数もまた、異なるポートの間
でデータバスを共有させることによって減少される。い
くつかの実施例では、アドレスバスもまた共有させるこ
とによってその数が減少される。
【０００６】これらの利点はいくつかの実施例におい
て、異なるデータバスに接続されたデータポートに対応
する異なるアドレスポートに１つのアドレスバスを接続
することによって、および／または異なるアドレスバス
に接続されたアドレスポートに対応する異なるデータポ
ートに１つのデータバスを接続することによって達成さ
れる。いくつかの実施例では、アドレスバスおよびデー
タバスの各組合せを用いて別個のメモリにアクセスする
ことができる。
【０００７】たとえば、図１では、４つの単一ポートメ
モリ１１０＿ＵＬ、１１０＿ＵＲ、１１０＿ＤＬ、１１
０＿ＤＲ（図１）が示される。アドレスバスｍＡｄｄｒ
＿Ｕはメモリ１１０＿ＵＲおよび１１０＿ＵＬのアドレ
スポートに接続され、アドレスバスｍＡｄｄｒ＿Ｄはメ
モリ１１０＿ＤＲおよび１１０＿ＤＬのアドレスポート
に接続される。データバスＤａｔａ＿Ｌはメモリ１１０
＿ＵＬおよび１１０＿ＤＬのデータポートに接続され、
データバスＤａｔａ＿Ｒはメモリ１１０＿ＵＲおよび１
１０＿ＤＲのデータポートに接続される。
【０００８】アドレスバスおよびデータバスの各組合せ
から、４つのメモリ１１０のうちの１つにアクセスする
ことができる。
【０００９】メモリシステムは、たとえば２つのスイッ
チファブリックから構成されるＡＴＭ（非同期転送モー
ド）スイッチなど、任意のフロースイッチ内の共有メモ
リである。２つのアドレスバスおよび２つのデータバス
のため、書込および読出を並行して行なうことが可能で
ある。各クロックサイクルにおいて、あるＡＴＭセルは
送信前に記憶のためスイッチファブリックのうちの１つ
によってメモリ１１０のうちの１つに書込まれ、別のセ
ルは送信のためメモリのうちの別の１つから別のファブ
リックにより読出される。セルは書込動作に対して利用
可能であるどのメモリにも書込むことができる。各スイ
ッチファブリックは同じ数のポートを有する。そのた
め、スイッチファブリックが組合わされると、ポートの
数は２倍になる。しかしながら、ポート当りの費用は単
一のスイッチファブリックと同程度である。
【００１０】各メモリは、パイプライン化された読出を
可能にするシンクロナスＳＲＡＭである。読出動作レー
テンシは２クロックサイクルであり、１サイクルはアド
レスのためであり、もう１サイクルはデータのためであ
る。書込動作レーテンシは１サイクルである。しかしな
がら、アドレスバスの双方およびデータバスの双方を各
サイクルにおいて用いることができる。バス利用率ペナ
ルティは以下のように回避される。
【００１１】各クロックサイクルにおいて、１つのアド
レスバスおよび１つのデータバスを読出動作により用い
てもよい。（より特定的には、各クロックサイクルで
は、１つのアドレスバス上にこのサイクルにおいて開始
される読出動作のためのアドレスを乗せ、１つのデータ
バスにその前のサイクルにおいて開始された読出動作の
ためのデータを乗せることができる。）そのため、各ク
ロックサイクルにおいて１つのアドレスバスおよび１つ
のデータバスが書込動作に利用可能となっている。利用
率ペナルティは生じない。
【００１２】この発明は、２つのアドレスバスもしくは
２つのデータバス、４つのメモリ、または読出もしくは
書込のために必要ないかなる特定の数のクロックサイク
ルにも限定されない。
【００１３】いくつかの実施例では、互いの複製である
ミラーイメージメモリが提供される。いくつかのそのよ
うな実施例では、複数の読出が並行して起こり得る。そ
のため、いくつかの実施例は、２つの読出および２つの
書込を並行して行なうことのできるＡＴＭスイッチにお
いて用いられる。同時に読出すべき２つのセルが同じメ
モリ内に記憶されている場合、それらはまたそのメモリ
のミラーイメージに記憶されており、このため各セルは
異なるメモリから読出すことができる。すなわち、各メ
モリが単一ポートメモリであったとしても、２つのセル
を同時に読出すことができる。
【００１４】あるセルがいずれかのメモリに書込まれる
ときには、そのメモリのミラーイメージにも書込まれ
る。
【００１５】いくつかの実施例では、各メモリに対して
２つ以上のミラーイメージが提供される。たとえば、実
施例によっては、スイッチは同時に４つのセルを読むこ
とができ、各メモリは３つのミラーイメージメモリを有
し、４つのメモリすべてが同じデータを記憶するように
する。各メモリは単一ポートメモリである。同時に読出
すべき２つ以上のセルが同じメモリに記憶されている場
合、これらのセルは互いにミラーイメージである異なる
メモリから読出される。これに代えて、いくつかの実施
例では、各メモリはただ１つのミラーイメージしか有さ
ないが、各メモリにはポートが２つあり、したがって同
じメモリに記憶された４つのセルをメモリおよびそのミ
ラーイメージから同時に読出すことができる。
【００１６】いくつかのミラーイメージ実施例では、ど
のメモリによってもパイプライン化された読出または書
込動作ができない。たとえば、各メモリが非同期ＳＲＡ
Ｍである場合である。他の実施例ではパイプライン化さ
れた読出、パイプライン化された書込、またはその両方
が可能である。
【００１７】この発明では、並行して共有メモリへの複
数のアクセスを行なう無閉塞ＡＴＭスイッチを、各々が
どの所与の時点においてもたかだか１つの共有メモリア
クセスしかしないスイッチファブリックから容易に構成
することが可能となる。
【００１８】この発明はＡＴＭスイッチまたはネットワ
ークに限定されるものではない。この発明の他の特徴お
よび利点を以下に説明する。この発明は添付の特許請求
の範囲により規定される。
【００１９】
【好ましい実施例の説明】図１は、メモリ１１０＿ＵＬ
（「ＵＬ」は図１におけるメモリの位置に対応する「左
上」を表わす）、メモリ１１０＿ＤＬ（「左下」または
左下方）、メモリ１１０＿ＵＲ（「右上」）およびメモ
リ１１０＿ＤＲ（「右下」または右下方）を含む高性能
メモリシステムを示す。これらの４つのメモリ１１０は
単一ポートメモリである。４つのメモリ１１０は、２つ
のアドレスバスｍＡｄｄｒ＿Ｕ、ｍＡｄｄｒ＿Ｄおよび
２つのデータバスＤａｔａ＿Ｌ、Ｄａｔａ＿Ｒを共有す
る。アドレスバスｍＡｄｄｒ＿Ｕはメモリ１１０＿ＵＬ
および１１０＿ＵＲのアドレス入力に接続される。アド
レスバスｍＡｄｄｒ＿Ｄはメモリ１１０＿ＤＬおよび１
１０＿ＤＲのアドレス入力に接続される。データバスＤ
ａｔａ＿Ｌはメモリ１１０＿ＵＬおよび１１０＿ＤＬの
データポートに接続される。データバスＤａｔａ＿Ｒは
メモリ１１０＿ＵＲおよび１１０＿ＤＲのデータポート
に接続される。
【００２０】アドレスバスおよびデータバスのいずれの
組合せを用いても４つのメモリのうちの１つにアクセス
することができる。たとえば、アドレスバスｍＡｄｄｒ
＿ＵおよびデータバスＤａｔａ＿Ｌはメモリ１１０＿Ｕ
Ｌへのアクセスをもたらし、アドレスバスｍＡｄｄｒ＿
ＤおよびデータバスＤａｔａ＿Ｒはメモリ１１０＿ＤＲ
へのアクセスをもたらす。２つのアドレスバスおよび２
つのデータバスが存在するため、同時に２つのメモリア
クセスを進行させることができる。特に、読出および書
込を同時に進行できる。さらに、以下に説明するよう
に、メモリシステムには４つのメモリが含まれるため、
４つのメモリが読出および書込動作に対して異なる数の
サイクルを用いていたとしても、４つのメモリのうちの
いずれか１つからの読出と４つのメモリのうちの別の１
つへの書込とを各クロックサイクルごとに行なうことが
できる。
【００２１】メモリ１１０はＡＴＭスイッチ１１８内の
共有メモリシステムを形成する。スイッチ１１８は２つ
のスイッチファブリック１２２．１、１２２．２から作
られており、単一のスイッチファブリックの２倍の帯域
幅およびポート数を有する。各スイッチファブリック１
２２は６４個のポート（スイッチファブリック１２２．
１においてポート０−６３、スイッチファブリック１２
２．２においてポート６４−１２７）を含む。スイッチ
１１８は無閉塞である。すなわち、ポート０−１２７の
うちのいずれか１つで受け取ったセルはポート０−１２
７のうちのいずれか１つまたは２つ以上のポートへ送る
ことができる。
【００２２】図２は、スイッチ１１８のスイッチサイク
ルを示す。スイッチサイクルはクロックサイクル０−１
３５を含む。クロックサイクルの数は上に示される。ク
ロックサイクル０−６７はスイッチファブリック１２
２．１の入力フェーズであり、スイッチファブリック１
２２．２の出力フェーズである。クロックサイクル６８
−１３５はスイッチファブリック１２２．１の出力フェ
ーズであり、スイッチファブリック１２２．２の入力フ
ェーズである。スイッチファブリックはその入力フェー
ズにおいてメモリ１１０からＡＴＭセルペイロードをメ
モリバッファ１３０へ読む。（セルヘッダは図示されて
いない異なるメモリに記憶される。）スイッチファブリ
ックはその出力フェーズにおいてセルペイロードをバッ
ファ１３０からメモリ１１０へ書く。スイッチファブリ
ックの入力および出力フェーズは、ここに引用により援
用される１９９５年８月８日発行の米国特許第５，４４
０，５２３号と、ここに引用により援用される１９９７
年２月２０日公開のＰＣＴ公開公報ＷＯ９７／０６４８
９とに記載される。
【００２３】クロックサイクル０−６７の間の動作は図
３に、より詳しく示される。サイクル６８−１３５は図
４に、より詳しく示される。
【００２４】クロックサイクル０（図３）において、ス
イッチファブリック１２２．１は「ｒ０」で表わされる
ように、メモリ１１０のうちの１つからポート０上に送
るべきセルペイロードを読む。同じサイクルにおいて、
スイッチファブリック１２２．２は「ｗ６４」で表わさ
れるように、別のメモリ１１０にポート６４上で受け取
ったセルペイロードを書く。同様に、クロックサイクル
１では、セルペイロードがポート１に対して読出され
（「ｒ１」）、ポート６５上で受け取られたセルペイロ
ードが書かれる（「ｗ６５」）。サイクル６３の終わり
までには、６４個のセル（すなわちセルペイロード）が
ポート０−６３に対して読出され、ポート６４−１２７
上で受け取られたセルが書かれている。
【００２５】スイッチファブリック１２２．１は４つの
ＣＰＵｃｐｕ０−ｃｐｕ３（図示せず）を含む。スイッ
チファブリック１２２．２は４つのＣＰＵｃｐｕ４−ｃ
ｐｕ７（図示せず）を含む。サイクル６４−６７におい
て、スイッチファブリック１２２．１はメモリ１１０か
らそれぞれ対応のＣＰＵｃｐｕ０−ｃｐｕ３へ送るため
の４つのセルを読み、スイッチファブリック１２２．２
はそれぞれ対応のＣＰＵｃｐｕ４−ｃｐｕ７から受け取
った４つのセルをメモリ１１０に書く。
【００２６】サイクル６８−１３５（図４）では、スイ
ッチファブリック１２２．１はポート０−６３およびＣ
ＰＵｃｐｕ０−ｃｐｕ３から受け取ったセルをメモリ１
１０に書く。同じサイクルにおいて、スイッチファブリ
ック１２２．２はポート６４−１２７およびＣＰＵｃｐ
ｕ４−ｃｐｕ７へ送るべきセルを読む。
【００２７】スイッチにより受け取られたセルは送信前
の一時的な記憶のため、どのメモリ１１０に書いてもよ
い。しかしながら、セルが送られる際、そのセルはそれ
が記憶されたメモリから読まれなければならない。その
ため、各クロックサイクルごとに、スイッチ１１８は４
つのメモリ１１０のうちのどれをそのクロックサイクル
の間に読むべきであるかを決定する。（読むべきメモリ
は送信すべきセルを記憶しているメモリである。）次
に、スイッチは同じクロックサイクルにおいて書込むべ
き異なるメモリ１１０を選択する。
【００２８】いくつかの実施例において、メモリ１１０
は読出動作が書込動作とは異なる数のクロックサイクル
を要するシンクロナスＳＲＡＭである。シンクロナスＳ
ＲＡＭは高速であるという利点がある。さらに、読出動
作はパイプライン化されている。しかしながら、図５に
示されるように、読出および書込動作のタイミングの差
はメモリバスの利用率ペナルティにつながる。図５で
は、読出動作は２クロックサイクルを要し、書込動作は
１クロックサイクルを要する。図５のクロックサイクル
１では、書込動作Ｗｒ１が実行される。アドレスはメモ
リのアドレス入力Ａに書かれ、データはデータポートＤ
に書かれる。次に、読出動作Ｒｄ２がサイクル２および
サイクル３において実行され、別の読出動作Ｒｄ３がサ
イクル３およびサイクル４において実行される。特に、
サイクル２では、Ｒｄ２アドレスがアドレス入力に供給
される。サイクル３では、Ｒｄ２データがデータポート
へ読出され、Ｒｄ３アドレスがアドレス入力に供給され
る。サイクル４では、Ｒｄ３データがデータポートへ読
出される。サイクル５では、別の書込Ｗｒ４が実行され
る。図５のメモリはアイダホ州（Idaho ）のマイクロン
・コーポレイション（Micron Corporation）製造の部品
番号ＭＴ ５８ＬＣ６４Ｋ３６／Ｂ３、ＭＴ５８ＬＣ１
２８Ｋ１８／Ｂ３、またはＭＴ ５８ＬＣ６４Ｋ１８／
Ｂ３である。メモリはフロースルーモードで用いられ
る。
【００２９】図５では、読出動作から書込動作、または
書込から読出への切換は１サイクルのペナルティを伴
う。データポートに関しては、１サイクルペナルティが
書込動作Ｗｒ１と読出動作Ｒｄ２との間に見られる。ア
ドレス入力に関しては、ペナルティは読出動作Ｒｄ２と
書込動作Ｗｒ４との間に見られる。
【００３０】図１のメモリシステムでは、ただ２つのア
ドレスバスとただ２つのデータバスとを用いながらもこ
のペナルティを回避する。図６のタイミングダイアグラ
ムおよび特に図６の部分Ａを参照されたい。部分Ａで
は、「Ｒｄｉ」（ｉ＝１、２、３、４、５）はクロック
サイクルｉにおいて開始された読出動作を示し、「Ｗｒ
ｉ」はサイクルｉにおいて実行される書込動作を示す。
同じまたは異なるメモリからの連続した読出がパイプラ
イン化される。特に、ある読出動作からのデータがデー
タバスＤａｔａ＿ＬまたはＤａｔａ＿Ｒ上に提供される
間に、別の読出動作のためのアドレスがアドレスバスｍ
Ａｄｄｒ＿ＵまたはｍＡｄｄｒ＿Ｄ上に提供される。こ
のため、読出動作は各クロックサイクルにおいて１つの
アドレスバスと１つのデータバスとを用いる。たとえ
ば、サイクル２では、読出動作Ｒｄ２およびＲｄ１はア
ドレスバスｍＡｄｄｒ＿ＵおよびデータバスＤａｔａ＿
Ｌを用いる。そのため、残されたアドレスバスと残され
たデータバスとが書込に利用可能である。そこで、サイ
クル２では、アドレスバスｍＡｄｄｒ＿Ｄおよびデータ
バスＤａｔａ＿Ｒが書込動作Ｗｒ２に用いられる。
【００３１】図３および図４のいくつかの実施例では、
「ｒｉ」（ｉ＝０、１、…１２７）または「ｒｃｐｕ
ｉ」（ｉ＝０、１、…７）は、読出アドレスがアドレス
バスに提供され、それぞれポートｉまたはＣＰＵｃｐｕ
ｉへ送るべきセルを読むサイクルを示す。別の実施例で
は、「ｒｉ」または「ｒｃｐｕｉ」は、ポートｉまたは
ＣＰＵｃｐｕｉへ送るべきセルがデータバスへ読出され
るサイクルを示す。
【００３２】次に、ＡＴＭスイッチ１１８におけるメモ
リ１１０の使用についてより詳しく説明する。図１に示
されるように、スイッチはポート０−６３に対するポー
トインタフェースユニット（ＰＩＦ）１４０．１および
ポート６４−１２７に対するＰＩＦ１４０．２を含む。
ここに引用により援用される１９９５年８月８日発行の
Ａ．ヨッフェ（Joffe ）への米国特許第５，４４０，５
２３号と、ここに引用により援用される１９９７年２月
２０日公開のＰＣＴ公開公報ＷＯ９７／０６４８９とに
記載されるように、相互接続マトリクス１５０がＰＩＦ
１４０をメモリバッファ１３０に接続する。スイッチフ
ァブリック１２２．１では、スイッチファブリック制御
論理１６０．１がＰＩＦ１４０．１およびメモリバッフ
ァ１３０を制御する。同じスイッチファブリック１２
２．２では、スイッチファブリック制御論理１６０．２
はＰＩＦ１４０．２およびメモリバッファ１３０を制御
する。また、スイッチファブリック１２２．１および１
２２．２は、図１に示されていないセルのキューイング
およびスケジューリング論理を含む。このような論理は
たとえば、ここに引用により援用される以下の米国特許
出願に記載される。すなわち、Ａ．ヨッフェ他による１
９９６年８月３０日出願の米国特許出願連続番号第０８
／７０６，１０４号、Ａ．ヨッフェによる１９９６年８
月２７日出願の米国特許出願連続番号第０８／７０８，
１４０号およびＡ．ヨッフェ他による１９９７年４月２
５日出願の米国特許出願連続番号第０８／８４５，７１
０号である。また、ここに引用により援用される以下の
刊行物もまた参照されたい。すなわち、「ＡＴＭＳ２０
００ユーザーズガイド」（“ATMS2000 User's Guide
”）（エム・エム・シー・ネットワークス・インコー
ポレイテッド（MMC Networks,Inc.）第１．１版）、
「ＡＴＭＳ２００４Ｂスイッチコントローラ２『グレ
イ』」（“ATMS2004B Switch Controller 2‘GRA
Y’”）（MMC Networks, Inc., document 95-0004）、
「ＡＴＭＳ２００３Ｂスイッチコントローラ１『ホワイ
ト』」（“ATMS2003B Switch Controller 1‘WHIT
E’”）（MMC Networks, Inc., document 95-0003）、
および「ＡＴＭＳ２０００アプリケーションノート、３
２Ｋより多い接続のサポート」（“ATMS 2000 Applicat
ion Note ; Support For More Than 32K Connection
s”）（MMC Networks, Inc., document 95-0009）であ
る。
【００３３】スイッチファブリック制御論理回路１６
０．１および１６０．２は制御バス１６４に接続され
る。バス１６４はアドレス生成論理１７０（図１および
図７）に接続される。論理１７０はメモリ１１０のため
のアドレス信号を生成し、そのアドレス信号をバスｍＡ
ｄｄｒ＿Ｕ、ｍＡｄｄｒ＿Ｄへ提供する。論理１７０は
また、以下に説明されるメモリ制御信号を生成する。
【００３４】図７では、ＯＣＰ（出力セルポインタ）が
読出アドレス、すなわち読出すべきセルのアドレスであ
る。ＩＣＰ（入力セルポインタ）は書込アドレスであ
る。内部において、スイッチファブリック１２２は各メ
モリ１１０アドレスを特定のメモリ１１０を識別する２
つの最下位ビット（ＬＳＢ）で補う。このように、いく
つかの実施例では、各メモリ１１０は１５ビットアドレ
スを用い、各アドレスバスｍＡｄｄｒ＿Ｕ、ｍＡｄｄｒ
＿Ｄは１５ビット幅であるが、スイッチファブリックは
アドレスを内部的に１７ビットに拡張する。読出アドレ
スでは、メモリ１１０を識別する２つのＬＳＢは出力セ
ル領域（ＯＣＲ）と称される。
【００３５】ＯＣＰおよびＩＣＰはメモリ１１０を識別
する２つのＬＳＢを含まない。そのため、ＯＣＰおよび
ＩＣＰの各々はメモリバスｍＡｄｄｒ＿ＵまたはｍＡｄ
ｄｒ＿Ｄ（上の例では１５ビット）と幅が同じである。
【００３６】ＩＣＰ、ＯＣＰおよびＯＣＲは以下に説明
するようにスイッチファブリック制御論理回路により制
御バス１６４に提供される。ＯＣＰはラッチ５１０にラ
ッチされる。ＩＣＰはラッチ５１４にラッチされる。Ｏ
ＣＲはラッチ５２０にラッチされる。ラッチ５２０の出
力は論理回路５２４の入力に接続される。論理５２４は
マルチプレクサ５３０、５３４のための選択信号を生成
する。各マルチプレクサの２つのデータ入力はラッチ５
１０、５１４のそれぞれ対応の出力に接続される。どの
所与のクロックサイクルにおいても、一方のマルチプレ
クサがラッチ５１４からＩＣＰを選択し、他方のマルチ
プレクサがラッチ５１０からＯＣＰを選択する。マルチ
プレクサ５３０の出力は、直列に接続されるラッチ５４
０、５４４を通してバスｍＡｄｄｒ＿Ｕに接続される。
マルチプレクサ５３４の出力は、直列に接続されるラッ
チ５５０、５５４を通してバスｍＡｄｄｒ＿Ｄに接続さ
れる。
【００３７】論理５２４は図６の部分Ａに関連して上に
説明したアルゴリズムに従って動作する。
【００３８】論理５２４はまた、以下の信号を生成す
る。すなわち、 １） メモリ１１０＿ＵＬ、１１０＿ＤＬのための書込
イネーブル信号Ｌ＿ｗｅと、 ２） メモリ１１０＿ＵＲ、１１０＿ＤＲのための書込
イネーブル信号Ｒ＿ｗｅと、 ３） メモリ１１０＿ＵＬ、１１０＿ＤＬのための出力
イネーブル信号Ｌ＿ｏｅと、 ４） メモリ１１０＿ＵＲ、１１０＿ＤＲのための出力
イネーブル信号Ｒ＿ｏｅと、 ５） それぞれのメモリ１１０＿ＵＬ、１１０＿ＵＲ、
１１０＿ＤＬ、１１０＿ＤＲのためのチップ選択信号Ｕ
Ｌ＿ｃｓ、ＵＲ＿ｃｓ、ＤＬ＿ｃｓ、ＤＲ＿ｃｓとであ
る。
【００３９】これらの信号のタイミングダイアグラムは
図６の部分Ｂに示される。部分Ｂでは、「１」は対応す
る信号がアサートされたことを意味し、「０」はその信
号がデアサートされたことを意味する。（たとえば、サ
イクル２では、Ｒ＿ｗｅはアサートされ、Ｌ＿ｗｅはデ
アサートされる。）ここで説明する実施例では、各メモ
リアクセス動作ごとに、動作のアドレスフェーズの間、
すなわちアドレスがメモリに提供されるクロックサイク
ルの間にチップ選択がアサートされるメモリが用いられ
る。同様に、出力イネーブル信号は読出動作のアドレス
フェーズの間アサートされ、書込イネーブル信号は書込
動作の間アサートされる。
【００４０】論理５２４はまた、以下により詳しく説明
するように、後の書込動作において書込むべきメモリ１
１０を識別する２ビット信号Ｓｔｋ＿Ｓｅｌ［１：０］
を生成する。
【００４１】図９は、スイッチファブリック制御論理回
路１６０．１、１６０．２、制御バス１６４およびアド
レス生成論理１７０のさらなる詳細を示す。
【００４２】制御バス１６４は、出力制御バス１６４．
Ｏ、入力制御バス１６４．Ｉおよび、論理５２４（図
７）の出力Ｓｔｋ＿Ｓｅｌに接続される２ビットバスＳ
ｔｋ＿Ｓｅｌを含む。
【００４３】各ファブリック制御論理１６０．１、１６
０．２は４つの同じ制御ブロック７１０を含む。各制御
ブロック７１０は、ポート０−１２７のうちの８つおよ
びＣＰＵｃｐｕ０−ｃｐｕ７のうちの１つの連絡を扱
う。そのため、スイッチ１１８は８つのスイッチファブ
リックにより構成され、その各々はそれぞれ対応の制御
ブロック７１０により制御される。各制御ブロック７１
０は、制御バス論理（「ＣＢＬ」）７３０を通して制御
バス１６４に接続されるモジュラスイッチコントローラ
（ＭＳＣ）７２０を有する。制御バス論理７３０は、ラ
ッチ７４０、７５０およびキュー７５４、７５８、７６
０を含む。ＭＳＣ７２０の出力７７０はラッチ７４０を
通して出力バス１６４．Ｏの以下の線に接続される。す
なわち、ＭＡＳＫ、ＳＭＩＤ（ソースモジュールＩ
Ｄ）、ＯＣＰ、ＣＩＤ（接続ＩＤ）およびＯＣＲであ
る。ＭＡＳＫ線（ＭＡＳＫ「バス」）は各ＭＳＣ７２０
に対して１ビットを含む。このビットは、出力制御バス
１６４．Ｏ上のデータが、対応するＭＳＣ７２０により
読まれるべき際にセットされる。
【００４４】出力７７０はまた、ラッチ７４０を通して
入力バス１６４．Ｉの以下の線に接続される。すなわ
ち、ＭＡＳＫ、ＣＩＤ、ＳＭＩＤ、ＩＣＰおよびＡＴＴ
Ｒである。ＡＴＴＲはセル属性である。上に引用される
「ＡＴＭＳ２００４Ｂスイッチコントローラ２『グレ
イ』」（１２−１３頁）を参照されたい。
【００４５】入力制御バス１６４．Ｉの線ＣＩＤ、ＳＭ
ＩＤ、ＩＣＰはキュー７５４の入力に接続され、キュー
７５４の出力はＭＳＣ７２０に接続される。バスＡＴＴ
Ｒはキュー７５８の入力に接続され、キュー７５８の出
力はＭＳＣ７２０に接続される。出力制御バス１６４．
Ｏの線ＳＭＩＤ、ＯＣＰ、ＣＩＤ、ＯＣＲはキュー７６
０の入力に接続され、キュー７６０の出力はＭＳＣ７２
０に接続される。バス１６４．Ｏ、１６４．ＩのＭＡＳ
Ｋ線はラッチ７５０の入力に接続され、ラッチ７５０の
出力はＭＳＣ７２０に接続される。
【００４６】バスＳｔｋ＿Ｓｅｌは各ＭＳＣ７２０に、
それぞれ対応のＣＢＬ７３０を通して接続される。
【００４７】制御バス１６４の線ＩＣＰ、ＯＣＰ、ＯＣ
Ｒは、図７に示されるようにアドレス生成論理１７０の
入力に接続される。
【００４８】図１０に示されるように、各ＭＳＣ７２０
は、それぞれ対応のメモリ１１０＿ＤＬ、１１０＿Ｕ
Ｌ、１１０＿ＤＲ、１１０＿ＵＲ内のすべての未使用メ
モリロケーションの、１５ビットアドレス（すなわちメ
モリ１１０を識別する２つのＬＳＢを除く）の４つのス
タック８１０＿ＤＬ、８１０＿ＵＬ、８１０＿ＤＲ、８
１０＿ＵＲを記憶する。各メモリロケーションは１つの
セルペイロードを記憶できる。各クロックサイクルにお
いて、信号Ｓｔｋ＿Ｓｅｌにより、すべてのＭＳＣのマ
ルチプレクサ８２０は、６サイクル後に書かれることに
なるメモリ１１０に対応するスタックを選択することに
なる。（図１１に示されるように、クロックサイクルｔ
−６において、Ｓｔｋ＿Ｓｅｌ信号はサイクルｔにおい
て書かれることになるメモリを選択する。）選択される
スタックからポップされたポインタはＩＣＰである。Ｉ
ＣＰはマルチプレクサ８２０の出力から入力バス１６
４．ＩのＩＣＰ線へＣＢＬ７３０を通してサイクルｔ−
３において提供される（図１１）。これより前のサイク
ルにおいて、サイクルｔにおいてそのセルが書込まれる
ことになるポートまたはＣＰＵに対応するＭＳＣ７２０
は、セルが送られるべきポートおよびＣＰＵに対応する
すべてのＭＳＣ７２０を識別するＭＡＳＫ信号を提供す
る。ＭＡＳＫ信号は、サイクルｔ−６においてそれぞれ
対応するラッチ７４０を通して入力バス１６４．ＩのＭ
ＡＳＫ線に書かれる。
【００４９】セルがすべてのポートおよびＣＰＵに送ら
れると、それぞれのメモリ１１０内のセルペイロードへ
のポインタはすべてＭＳＣ７２０内のそれぞれのスタッ
ク８１０（図１０）に戻される。
【００５０】図１１にはアドレス生成パイプラインが示
される。クロックサイクルｔにおいて、アドレスバスｍ
Ａｄｄｒ＿Ｕ、ｍＡｄｄｒ＿Ｄのうちの一方は読出アド
レスによって駆動される。他方のアドレスバスは書込ア
ドレスにより駆動される。「ｎ」サイクルほど前（ここ
でｎ＞６）、すなわちサイクルｔ−ｎにおいて、ＭＳＣ
７２０のうちの１つはＯＣＲバス上に、サイクルｔ、ｔ
＋１において読むべきセルのＯＣＲを提供する。サイク
ルｔ−６では、アドレス生成論理１７０はサイクルｔに
おいて書かれるべきメモリ１１０を識別する信号Ｓｔｋ
＿Ｓｅｌを生成している。信号Ｓｔｋ＿Ｓｅｌはサイク
ルｔ−ｎおよびｔ−ｎ−１においてＯＣＲバス上に駆動
されるＯＣＲ信号から生成される。サイクルｔ−ｎにお
いてＯＣＲバスはサイクルｔにおいて読出アドレスを受
け取ることになるメモリを識別する。サイクルｔ−ｎ−
１においてＯＣＲバスはサイクルｔ−１において読出ア
ドレスを受け取ることになるメモリを識別し、よってサ
イクルｔにおいて読出動作により用いられるデータバス
を識別する。図６を参照されたい。
【００５１】また、サイクルｔ−６において、セルをサ
イクルｔにおいてメモリ１１０に書くことになっている
制御ブロック７１０は、セルを送ることになっているす
べてのＭＳＣ７２０を識別する信号によって出力バス１
６４．ＯのＭＡＳＫ線を駆動する。セルをサイクルｔに
おいて読むことになっている制御ブロック７１０は、セ
ルが読出された後に制御ブロックがセルをメモリに記憶
し続ける必要があるかどうかを示す信号によって入力バ
ス１６４．ＩのＭＡＳＫ線を駆動する。この情報はセル
メモリを解放することができるかどうかを判定するのに
用いられる。
【００５２】サイクルｔ−３において、サイクルｔにお
いて開始するセルを読むことになっているＭＳＣ７２０
はＯＣＰバス上にセルアドレスＯＣＰを提供する。サイ
クルｔにおいてセルを書くことになっているＭＳＣ７２
０はＩＣＰバス上にセルアドレスＩＣＰを提供する。サ
イクルｔ−２において、読出および書込アドレスはそれ
ぞれラッチ５１０、５１４（図７）の出力に現われる。
サイクルｔでは、アドレスはバスｍＡｄｄｒ＿Ｕ、ｍＡ
ｄｄｒ＿Ｄに現われる。図１を再び参照して、メモリバ
ッファ１３０、相互接続マトリクス１５０およびＰＩＦ
１４０．１、１４０．２は前述の米国特許第５，４４
０，５２３号およびＰＣＴ公開公報ＷＯ９７／０６４８
９に記載されるものと同様である。
【００５３】いくつかの実施例では、相互接続マトリク
ス１５０は２つの相互接続マトリクスを含み、１つはポ
ート０−６３に対するものであり、もう１つはポート６
４−１２７に対するものである。メモリバッファ１３０
は２組のメモリバッファを含み、１組はポート０−６３
に対するものであり、もう１組はポート６４−１２７に
対するものである。ポート０−６３に対応する相互接続
マトリクスおよびメモリバッファの１組はスイッチファ
ブリック１２２．１の一部である。他方の相互接続マト
リクスおよび他方のメモリバッファの１組はスイッチフ
ァブリック１２２．２の一部である。各クロックサイク
ルにおいて、メモリバッファの一方の組はデータバスＤ
ａｔａ＿Ｌに接続され、メモリバッファの他方の組はデ
ータバスＤａｔａ＿Ｒに接続される。
【００５４】他の実施例では、単一の相互接続マトリク
ス１５０および１組のメモリバッファ１３０がすべての
ポート０−１２７により共有される。メモリバッファ１
３０は１２個の同じチップ（すなわち集積回路）１３
０．１から１３０．１２を含む。代表のチップ１３０．
ｉを示す図１２を参照されたい。セルペイロードはメモ
リバッファ１３０とＰＩＦ１４０との間で１２ビットワ
ードで転送される。前述の米国特許第５，４４０，５２
３号およびＰＣＴ公開公報ＷＯ９７／０６４８９を参照
されたい。各チップ１３０．ｉは、メモリ１１０へ読ま
れる、またはメモリ１１０から書かれるすべてのセルペ
イロードのすべての１２ビットワードのうちのそれぞれ
対応のビットｉを記憶する。各メモリバッファチップ１
３０．ｉは、（１）ポート０−６３およびＣＰＵｃｐｕ
０−ｃｐｕ３間で転送が行なわれるワードのビットｉの
ためのメモリバッファ１３０．ｉ．１と、（２）ポート
６４−１２７およびＣＰＵｃｐｕ４−ｃｐｕ７間で転送
が行なわれるワードのビットｉのためのメモリバッファ
１３０．ｉ．２とを含む。
【００５５】各バッファ１３０．ｉ．１、１３０．ｉ．
２は６８本の１ビット線により相互接続マトリクス１５
０に接続される。各ポートおよび各ＣＰＵに対し、それ
ぞれ対応のバッファ１３０．ｉ．１または１３０．ｉ．
２は、（１）そのポートまたはＣＰＵから受取った３２
個の連続したワードのビットｉを保持するレジスタ（図
示せず）と、（２）そのポートまたはＣＰＵに送るべき
３２個の連続したワードの３２個のビットｉを保持する
別個のレジスタ（図示せず）とを有する。どの所与のク
ロックサイクルにおいても、チップ１３０．ｉ内にスイ
ッチ１０１０はバッファ１３０．ｉ．１、１３０．ｉ．
２のうちの一方をデータバスＤａｔａ＿Ｒに接続し、バ
ッファ１３０．ｉ．１、１３０．ｉ．２のうちの他方を
データバスＤａｔａ＿Ｌに接続する。各バスＤａｔａ＿
Ｒ、Ｄａｔａ＿Ｌは３８４ビットバスであり、セルペイ
ロードの並列転送を可能にする。（注目すべきであるの
は、セルペイロードはちょうど３２個の１２ビットワー
ド、すなわち３８４ビットを含むことである。）バッフ
ァ１３０．ｉのスイッチ１０１０のすべては、アドレス
生成器１７０（図１）により生成される同じ信号Ｃによ
り制御される。どの所与のクロックサイクルにおいて
も、すべてのｉに対するすべてのバッファ１３０．ｉ．
１はバスＤａｔａ＿Ｌ、Ｄａｔａ＿Ｒのうちの全く同一
のものに接続されており、すべてのバッファ１３０．
ｉ．２はバスＤａｔａ＿Ｌ、Ｄａｔａ＿Ｒのうちの他方
に接続される。すなわち、スイッチファブリック１２
２．１、１２２．２のうちの一方がデータバスの一方を
用い、他方のスイッチファブリックが他方のデータバス
を用いる。
【００５６】図１３は、それぞれのメモリ１１０＿Ｕ
Ｌ、１１０＿ＵＲ、１１０＿ＤＬ．１１０＿ＤＲに対す
る別個のアドレスバスｍＡｄｄｒ＿ＵＬ、ｍＡｄｄｒ＿
ＵＲ、ｍＡｄｄｒ＿ＤＬ、ｍＡｄｄｒ＿ＤＲを有する代
替の実施例を示す。各クロックサイクルにおいて、アド
レス生成論理１７０はバスｍＡｄｄｒ＿ＵＬ、ｍＡｄｄ
ｒ＿ＵＲ上に同じアドレスを生成し、また、バスｍＡｄ
ｄｒ＿ＤＬ、ｍＡｄｄｒ＿ＤＲ上に同じアドレスを生成
する。図１３のシステムの残りの特徴は図１のものと同
様である。
【００５７】アドレスバスが別個であるため、異なるア
ドレスをバスｍＡｄｄｒ＿ＵＬ、ｍＡｄｄｒ＿ＵＲ上と
バスｍＡｄｄｒ＿ＤＬ、ｍＡｄｄｒ＿ＤＲ上とに生成で
きる交番モードで図１３のスイッチを動作させることが
できる。このモードにおいて、各メモリ１１０は図１の
モードの半分の大きさおよび半分の帯域幅を有するた
め、メモリシステムはより安価である。特に、各データ
バスＤａｔａ＿Ｌ、Ｄａｔａ＿Ｒの幅は図１のシステム
のそれぞれ対応のデータバスの半分である。さらに、交
番モードでは、スイッチには６４個のポートと４つのＣ
ＰＵしかなく、このためシステム費用はさらに減少され
る。
【００５８】交番モードにおいても図２、図３、図４が
当てはまる。入力および出力フェーズの詳細は図１４、
図１５に示される。一例は以下の表１に提示される。ポ
ートには０、２、４、…１２６（奇数は省略される）と
番号が付けられ、４つのＣＰＵはｃｐｕ０、ｃｐｕ２、
ｃｐｕ４、ｃｐｕ６と記される。単一のセルの読出また
は書込には２つのクロックサイクルを要し、各クロック
サイクルにおいてセルペイロードの半分が読まれ、また
は書かれる。すなわち、クロックサイクル０では（図１
４）、ファブリック１２２．１（図１）は、「ｒ０」で
示されるように、メモリ１１０のうちの１つからポート
０上に送るべきセルペイロードの半分を読む。ファブリ
ック１２２．１は、「ｒ０」で示されるように、クロッ
クサイクル１において残り半分を同じメモリから読む。
セルがどこにあるかを追跡するのを簡単にするため、各
セルペイロードの両半分は同じメモリに記憶される。サ
イクル０およびサイクル１では、スイッチファブリック
１２２．２はポート６４上で受取ったセルペイロードの
それぞれの半分を別のメモリ１１０に書く（「ｗ６
４」）。同様に、クロックサイクル２およびクロックサ
イクル３において、セルペイロードのそれぞれの半分は
ポート２に対して読出され、（「ｒ２」）、ポート６６
上で受取ったセルペイロードのそれぞれの半分は書かれ
る（「ｗ６６」）等、以下同様である。クロックサイク
ル６４、６５において、ファブリック１２２．１はｃｐ
ｕ０への送信のためセルペイロードを読み、ファブリッ
ク１２２．２はｃｐｕ４から受取ったセルペイロードを
書く。クロックサイクル６６、６７において、ファブリ
ック１２２．１はｃｐｕ２への送信のためセルペイロー
ドを読み、ファブリック１２２．２はｃｐｕ６から受取
ったセルペイロードを書く。
【００５９】クロックサイクル６８−１３５において、
ファブリック１２２．１、１２２．２は入れ替わり、フ
ァブリック１２２．１は出力フェーズとなり、ファブリ
ック１２２．２は入力フェーズとなる。
【００６０】図１４、図１５では、「ｒ」は読出動作の
データフェーズを示す。すなわち、クロックサイクル０
において、セルペイロードの半分は、前のクロックサイ
クルにおいて論理１７０により提供されるアドレスに応
答してデータバス上にファブリック１２２．１へ提供さ
れる。クロックサイクル１では、同じセルペイロードの
残り半分が同じデータバス上に提供される。
【００６１】下の表１は一例におけるバス利用率を示
す。クロックサイクル０、１において、読出動作ｒ０は
データバスＤａｔａ＿Ｌを用いてメモリ１１０＿ＵＬを
読む。データバスＤａｔａ＿Ｒは書込動作ｗ６４に利用
可能である。サイクル０では、読出ｒ０はデータバスｍ
Ａｄｄｒ＿ＵＬを用いる。サイクル１において、次の読
出動作ｒ２はデータバスｍＡｄｄｒ＿ＵＲを用いて、サ
イクル２およびサイクル３においてメモリ１１０＿ＵＲ
からデータを読出す。そのため、アドレスバスｍＡｄｄ
ｒ＿ＤＲはサイクル０およびサイクル１における書込ｗ
６４に利用可能である。
【００６２】
【表１】
【００６３】どの２つのサイクル２ｉ、２ｉ＋１（ｉ＝
０、１、…、６７）においてもメモリ１１０のうちの少
なくとも１つは書込動作に利用可能であるのがわかる。
実際、サイクル２ｉ、２ｉ＋１における読出動作により
メモリ１１０＿ＵＬからデータが得られたと仮定しても
一般性は失われない。読出はデータバスＤａｔａ＿Ｌを
用いるため、データバスＤａｔａ＿Ｒは書込動作に利用
可能である。サイクル２ｉにおいて読出はバスｍＡｄｄ
ｒ＿ＵＬを用い、次の読出はサイクル２ｉ＋１において
４つのアドレスバスのうちの１つを用いることになる。
どのアドレスバスが用いられたとしても、バスｍＡｄｄ
ｒ＿ＵＲ、ｍＡｄｄｒ＿ＤＲのうちの一方はサイクル２
ｉ＋１において書込に利用可能である。同じバスがサイ
クル２ｉにおける書込に利用可能であるため、メモリ１
１０＿ＵＲ、１１０＿ＤＲのうちの少なくとも一方（お
そらくは両方）はサイクル２ｉ、２ｉ＋１の両方におい
て２つの書込動作に利用可能であり、読出と並行してセ
ルペイロードの両半分をそのメモリに書込むことが可能
となる。
【００６４】表１に示すように、データバス利用率ペナ
ルティはない。しかしながら、このモードではいずれの
クロックサイクルにおいても２つのアドレスバスが使用
されていない。
【００６５】図１６では、図９の共有バス１６４は専用
接続により置き換えられ、５０ＭＨｚなどの高周波数に
おける信号伝送ノイズを減少する。図１６には、４つの
カード（すなわち、プリント回路基板）１０５０．１、
１０５０．２、１０５０．３、１０５０．４が示され
る。各カード１０５０には、２つのＭＳＣ７２０および
制御メッセージインターフェイス（「ＣＭＩ」）集積回
路１０５４が含まれる。ＭＳＣおよびＣＭＩ回路は簡単
にするためカード１０５０．１のみに示される。ＣＭＩ
１０５４の一実施例はカリフォルニア州、サニィベイル
（Sunnyvale, California ）のエム・エム・シー・ネッ
トワークスから入手可能である部品ＣＭＩ−５０Ａであ
る。
【００６６】バス１６４は、それぞれ対応のカード１０
５０．ｉ、１０５０．ｊを相互に接続する専用接続１６
４．ｉ、ｊにより置き換えられる。
【００６７】図１７は、１つの代表のカード１０５０を
より詳しく示す。２つのＭＳＣ７２０の出力１０６０は
２つのＭＳＣにより共有されるバス１０６２に接続され
る。バス１０６２はラッチ１０６４．１、１０６４．
２、１０６４．３の入力に接続され、これらのラッチの
出力はバックプレーン１６４Ｂに接続される。バックプ
レーン１６４Ｂは図１６の線１１６４．ｉ、ｊを含む。
ラッチ１０６４．１、１０６４．２、１０６４．３の各
々は、バス１０６２からバックプレーンへ同じ１組の信
号を提供し、バックプレーンはその信号をそれぞれ対応
の他の３つのカード１０５０へ送る。
【００６８】バス１０６２はまた、ＣＭＩ１０５４の入
力に接続され、ＭＳＣ７２０が互いに連絡できるように
する。
【００６９】バックプレーンの線はラッチ１０６４を通
してＣＭＩ１０５４の入力に接続される。ＣＭＩ１０５
４の出力はＭＳＣ７２０の入力に接続される。これらの
出力は、図９の回路７５４、７５８、７６０、７５０の
出力と同じ機能を果たす。
【００７０】アボート論理１０７０の入力／出力ポート
は２つのＭＳＣ７２０に接続される。アボート論理１０
７０の他の入力／出力ポートは、全信号ＯＦＵＬＬ、Ｉ
ＦＵＬＬの送信のためラッチ１０６４を通してバックプ
レーン１６４Ｂに接続される。
【００７１】バックプレーン１６４Ｂを通る信号はラッ
チ１０６４の２つのレベルにより遅延される（１レベル
は発信元カード１０５０、１レベルは行先カード）。そ
のため、ＣＭＩ１０５４は同じカードのバス１０６２か
ら受取った信号（ループバック信号）を２つのクロック
サイクルだけ遅延させる。
【００７２】いくつかの実施例では、２つのカード１０
５０の回路（つまり、４つのＭＳＣ７２０および２つの
ＣＭＩ回路１０５４）が同じカード上で組合される。他
の組合せも可能である。
【００７３】図１８は、無閉塞ＡＴＭスイッチ１１１０
における別のメモリシステムを示す。スイッチ１１１０
は４つのスイッチファブリック１２２．１−１２２．４
から構成される。各スイッチファブリック１２２は複数
のポート（図示せず）、たとえば６４個のポートを制御
し、１つ以上のＣＰＵ（図示せず）、たとえば４つのＣ
ＰＵを含む。スイッチファブリック１２２は制御バス
（図示せず）により相互に接続される。スイッチ１１１
０はまた、アドレス生成論理、メモリバッファ、ＰＩＦ
および１つ以上の相互接続マトリクスを含むが、簡略化
するため、これらは図示しない。
【００７４】図１８では、個々のメモリ１１０＿Ａ、１
１０＿Ｂ、１１０＿Ｃ、１１０＿Ｄ、１１０′＿Ａ、１
１０′＿Ｂ、１１０′＿Ｃ、１１０′＿Ｄはいくつかの
実施例において非同期ＳＲＡＭである。
【００７５】スイッチ１１１０のスイッチサイクルは図
１９に示される。クロックサイクル０−６７において、
スイッチファブリック１２２．１、１２２．２は入力フ
ェーズにあり、ファブリック１２２．３、１２２．４は
出力フェーズにある。クロックサイクル６８−１３５に
おいて、ファブリック１２２．１、１２２．２は出力フ
ェーズにあり、ファブリック１２２．３および１２２．
４は入力フェーズにある。いくつかの実施例では、各ス
イッチファブリックの入力および出力フェーズは図２、
図３、図４のものと同様である。
【００７６】入力フェーズにある２つのスイッチファブ
リックはすべてのクロックサイクルにおいてメモリ１１
０を読む。どの所与のクロックサイクルにおいても、２
つの入力フェーズのファブリックは同じメモリに記憶さ
れるデータを読まなければならないことがある。そのた
め、いくつかの実施例ではメモリ１１０は２つのポート
があるか、または単一ポートメモリであったとしても、
１つのクロックサイクルにおいて２つの読出動作を可能
にするのに十分速い。しかしながら、他の実施例では、
メモリ１１０は単一ポートメモリで、しかも１つのクロ
ックサイクルにおいて２つの読出を可能にするほど十分
速くはない。これらの実施例はより安価であるという利
点がある。これらの実施例において、各メモリは、同じ
データを含む「ミラー」イメージメモリを有する。すな
わち、メモリ１１０＿Ａ、１１０′＿Ａは互いのミラー
イメージであり、すなわち、どの所与の時点においても
同じデータを記憶する。同様に、メモリ１１０＿Ｂ、１
１０′＿Ｂは互いのミラーイメージであり、メモリ１１
０＿Ｃ、１１０′＿Ｃは互いのミラーイメージであり、
メモリ１１０＿Ｄおよび１１０′＿Ｄは互いのミラーイ
メージである。このため、２つのスイッチファブリック
が同じクロックサイクルにおいて同じメモリに記憶され
るデータを必要とする場合、２つのスイッチファブリッ
クは互いにミラーイメージである異なるメモリからデー
タを得る。たとえば、スイッチファブリック１２２．
１、１２２．２がともにメモリ１１０＿Ａに記憶される
データを必要とする場合、２つのスイッチファブリック
のうちの一方はメモリ１１０＿Ａを読み、他方のスイッ
チファブリックはメモリ１１０′＿Ａを読む。
【００７７】いずれかのメモリに書込まれると、そのミ
ラーイメージメモリにも同じアドレスに同じデータが書
込まれる。すなわち、一例では、クロックサイクル６８
−１３５のうちの１つにおいて、スイッチファブリック
１２２．３はメモリ１１０＿Ｃ、１１０′＿Ｃの各々
に、双方のメモリの同じアドレスにセルを書込み、スイ
ッチファブリック１２２．４はメモリ１１０＿Ｄ、１１
０′＿Ｄの各々に、双方のメモリの同じアドレスに別の
セルを書込む。デュアルポートメモリがメモリの両方に
必要という訳ではない。
【００７８】メモリスイッチ１１２０は、図１９に関連
して上に説明した動作を達成するのに適した態様で、メ
モリ１１０のデータポートＤをそれぞれ対応のスイッチ
ファブリック１２２のデータバスＤａｔａ＿１からＤａ
ｔａ＿４に接続する。メモリスイッチ１１２０は当該技
術において公知である方法を用いて制御される。メモリ
１１０のためのアドレスおよび制御信号は公知の方法を
用いて生成される。
【００７９】いくつかの実施例は図１および図１６の技
術を組合せている。たとえば、いくつかの実施例には３
２個の単一ポートのシンクロナスＳＲＡＭが含まれる。
３２個のＳＲＡＭは各々が１６個のＳＲＡＭからなる２
つのブロックにさらに分けられる。２つのブロックは互
いのミラーイメージである。一方のブロックのメモリを
Ｍ＿ｉ．ｊと示すことにする。ここで、ｉ、ｊの各々は
値１、２、３および４を取る。他方のブロックのメモリ
をＭ′＿ｉ．ｊと示すことにする。ここで、ｉ、ｊは上
と同じ値を取る。所与のｉおよびｊの各々に対して、メ
モリＭ＿ｉ．ｊおよびＭ′＿ｉ．ｊは互いのミラーイメ
ージである。
【００８０】各メモリブロックに対し、４つのデータバ
スおよび４つのアドレスバスが提供される。所与のｊの
各々に対し、データバスＤａｔａ＿ｊはメモリＭ＿１．
ｊ、Ｍ＿２．ｊ、Ｍ＿３．ｊ、Ｍ＿４．ｊのデータポー
トに接続される。所与のｉの各々に対し、アドレスバス
ｍＡｄｄｒ＿ｉはメモリＭ＿ｉ．１、Ｍ＿ｉ．２、Ｍ＿
ｉ．３、Ｍ＿ｉ．４のアドレス入力に接続される。同様
に、所与のｊの各々に対し、データバスＤａｔａ′＿ｊ
はすべてのｉに対してメモリＭ′＿ｉ．ｊのデータポー
トに接続され、アドレスバスｍＡｄｄｒ′＿ｉはすべて
のｊに対してすべてのメモリＭ′＿ｉ．ｊのアドレス入
力に接続される。
【００８１】メモリシステムは無閉塞スイッチ、たとえ
ば、４つのスイッチファブリックを含む無閉塞ＡＴＭス
イッチ内で用いられる。どの所与のクロックサイクルに
おいても、図１９に示されるように、スイッチファブリ
ックのうちの２つは入力フェーズにあり、スイッチファ
ブリックのうちの２つは出力フェーズにある。同じメモ
リからのデータが同時に異なるスイッチファブリックか
ら望まれる場合、図１８のようにスイッチファブリック
はミラーイメージメモリを読む。各クロックサイクルに
おいて、２つのアドレスバスが現在のクロックサイクル
において開始される読出動作により用いられ、２つのデ
ータバスが前のクロックサイクルにおいて開始された読
出動作により用いられる。図６を参照されたい。そのた
め、各クロックサイクルにおいて、少なくとも２対の
「ミラー」アドレスバス（ｍＡｄｄｒ＿ｉ１，ｍＡｄｄ
ｒ′＿ｉ１）、（ｍＡｄｄｒ＿ｉ２，ｍＡｄｄｒ′＿ｉ
２および少なくとも２対の「ミラー」データバス（Ｄａ
ｔａ＿ｊ１，Ｄａｔａ′＿ｊ１）、（Ｄａｔａ＿ｊ２，
Ｄａｔａ′＿ｊ２）が書込動作に利用可能である。出力
フェーズにある２つのスイッチファブリックのうちの一
方は、「ミラーイメージ」メモリＭ＿ｉ１．ｊ１、Ｍ′
＿ｉ１．ｊ１へ、双方のメモリの同じアドレスにセルを
書込み、出力サイクルにあるスイッチファブリックの他
方はメモリＭ＿ｉ２．ｊ２、Ｍ′＿ｉ２．ｊ２へ、双方
のメモリの同じアドレスにセルを書込む。そのため、２
つの読出および２つの書込が各クロックサイクルごとに
行なわれる。
【００８２】上述の実施例はこの発明を限定しない。特
に、この発明はどの特定の種類のメモリまたはメモリタ
イミングにも限定されない。いくつかの実施例ではＤＲ
ＡＭまたは他の種類のメモリが用いられる。図１のいく
つかの実施例では、各読出動作は３以上のクロックサイ
クルを要し、各書込動作は２以上のクロックサイクルを
要する。いくつかの実施例では、アドレスバスの数は読
出動作に要するクロックサイクルの数と等しく、新しい
読出アドレスが各クロックサイクルにおいて供給され
る。この発明はメモリシステム内に用いられるメモリの
数に限定されない。いくつかの実施例では、互いのミラ
ーイメージであるメモリは同じアドレスに同じデータを
記憶する。他の実施例では、異なるメモリは同じデータ
を記憶するのに異なるアドレスを用いる。いくつかの実
施例では、各メモリは集積回路、または集積回路の組合
せである。この発明はＡＴＭに限定されない。いくつか
の実施例では同期転送モードまたは他のいずれかのデー
タフローが含まれる。いくつかの実施例では、イーサネ
ット（Ethernet）、フレームリレー、および／またはＰ
ＰＰ／ソネット（Sonet ）スイッチが含まれる。このよ
うな実施例のいくつかでは、パケットまたはフレームが
固定サイズ（たとえば４８バイト）のセルにさらに分け
られ、最後のセルは固定サイズになるようパディングさ
れる。セルは上述のとおりメモリに記憶される。次に、
セルは上述のようにメモリから読出され、再び組合さ
れ、元のフレームまたはパケットが得られ、パケットま
たはフレームが送られる。他の実施例および変形も、添
付の特許請求の範囲により規定されるようにこの発明の
範囲内に含まれる。
【図面の簡単な説明】
【図１】この発明によるメモリシステムを有するＡＴＭ
スイッチのブロック図である。
【図２】図１のいくつかの実施例におけるスイッチサイ
クルを示すタイミングダイアグラムの図である。
【図３】図１のいくつかの実施例におけるスイッチサイ
クルを示すタイミングダイアグラムの図である。
【図４】図１のいくつかの実施例におけるスイッチサイ
クルを示すタイミングダイアグラムの図である。
【図５】図１のいくつかの実施例において用いられるシ
ンクロナスＳＲＡＭのタイミングダイアグラムの図であ
る。
【図６】図１のいくつかの実施例における読出および書
込動作を示すタイミングダイアグラムの図である。
【図７】図１のいくつかの実施例におけるメモリアドレ
ス生成論理の回路図である。
【図８】図１のいくつかの実施例の詳細を示すブロック
図である。
【図９】図１のいくつかの実施例のＡＴＭスイッチのあ
る部分のブロック図である。
【図１０】図１のいくつかの実施例において用いられる
回路のブロック図である。
【図１１】図１のいくつかの実施例において用いられる
アドレス生成パイプラインのタイミングダイアグラムの
図である。
【図１２】図１のいくつかの実施例において用いられる
回路のブロック図である。
【図１３】この発明によるＡＴＭスイッチのある部分の
ブロック図である。
【図１４】図１３のスイッチのためのタイミングダイア
グラムの図である。
【図１５】図１３のスイッチのためのタイミングダイア
グラムの図である。
【図１６】この発明によるＡＴＭスイッチのブロック図
である。
【図１７】図１６のスイッチの詳細を示すブロック図で
ある。
【図１８】この発明によるメモリシステムを有するＡＴ
Ｍスイッチのブロック図である。
【図１９】図１８のいくつかの実施例におけるスイッチ
サイクルのタイミングダイアグラムの図である。
【符号の説明】
１１０ メモリ １１８ ＡＴＭスイッチ １２２ スイッチファブリック １３０ メモリバッファ １５０ 相互接続マトリクス １６０ スイッチファブリック制御論理 １６４ 制御バス １７０ アドレス生成論理 ５２４ 論理回路 ７１０ 制御ブロック ７２０ モジューラスイッチコントローラ（ＭＳＣ） ７３０ 制御バス論理（ＣＢＬ） ７５４、７５８、７６０ キュー ８１０ スタック ８２０ マルチプレクサ １０５０ カード １０５４ 制御メッセージインターフェイス（ＣＭＩ）
集積回路 １０６２ バス １１１０ 無閉塞ＡＴＭスイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アリ・バーガー アメリカ合衆国、94087 カリフォルニア 州、サニィベイル、ダーシャー・ウェイ、 782

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリと、 複数のアドレスバスと、 複数のデータバスとを含み、 少なくとも１つのデータバスは、それぞれ異なるアドレ
    スバスに接続された異なるメモリに接続される、メモリ
    システム。
  2. 【請求項２】 読出動作を、データバス利用率ペナルテ
    ィがゼロであるような態様で書込動作と重ねることがで
    きる、請求項１に記載のメモリシステム。
  3. 【請求項３】 各メモリは、１つの読出動作におけるメ
    モリによるデータの出力が別の読出動作におけるメモリ
    によるアドレス読取りと重なる、パイプライン化された
    読出動作を可能にする、請求項１に記載のメモリシステ
    ム。
  4. 【請求項４】 各メモリはシンクロナスＳＲＡＭであ
    る、請求項３に記載のメモリシステム。
  5. 【請求項５】 １つの読出動作でのデータバス上に読出
    データを提供するステップが別の読出動作でのアドレス
    バス上への読出アドレスを提供するステップと重なる態
    様で少なくとも２つの読出動作を重ねることができるメ
    モリシステムであって、 前記メモリシステムは重なり合う読出動作を、前記重な
    り合う読出動作により用いられていないアドレスおよび
    データバスを用いる１つ以上の書込動作と重ねることを
    可能にする、請求項１に記載のメモリシステム。
  6. 【請求項６】 任意のアドレスバスおよび任意のデータ
    バスの任意の組合せに対しても前記アドレスバスおよび
    前記データバスに接続されるメモリが存在する、請求項
    １に記載のメモリシステム。
  7. 【請求項７】 並行してメモリにアクセスすることがで
    きる複数のスイッチファブリック回路と組合されるメモ
    リシステムであって、前記スイッチファブリック回路の
    数が前記データバスの数と等しい、請求項１に記載のメ
    モリシステム。
  8. 【請求項８】 １以上のメモリと、 複数のアドレスポートと、 複数のデータポートとを含み、アドレスポートと前記デ
    ータポートのうちの対応する１つとの組合せにより前記
    メモリシステムへのアクセスが提供されるようにしたメ
    モリシステムであって、 前記アドレスポートに接続される複数のアドレスバス
    と、 前記データポートに接続される複数のデータバスとをさ
    らに含み、 少なくとも１つのデータバスは、異なるアドレスバスに
    接続された異なるアドレスポートに対応する異なるデー
    タポートに接続される、メモリシステム。
  9. 【請求項９】 読出動作を、データバス利用率ペナルテ
    ィがゼロであるような態様で書込動作と重ねることがで
    きる、請求項８に記載のメモリシステム。
  10. 【請求項１０】 アドレスポートと対応するデータポー
    トとの各組合せは、前記データポートが１つの読出動作
    においてデータを提供するステップが前記アドレスポー
    トが別の読出動作のためのアドレスを受取るステップと
    重なる、パイプライン化された読出動作に利用可能であ
    り、 任意の所与のアドレスポートおよび対応するデータポー
    トを通しての連続した書込動作はパイプライン化されて
    おらず、 前記メモリシステムは、連続した読出動作が同じアドレ
    スポートまたは同じデータポートを通して行なわれてい
    るか否かにかかわらず、および前記連続した書込動作が
    同じアドレスポートまたは同じデータポートを通して行
    なわれているか否かにかかわらず、前記連続した読出動
    作を前記連続した書込動作と並行して行なうことを可能
    にする、請求項８に記載のメモリシステム。
  11. 【請求項１１】 前記連続した読出動作と、前記連続し
    た読出動作と並行して行なわれる前記連続した書込動作
    とは、いかなるデータバス利用率ペナルティを課せられ
    ることなくすべてのアドレスおよびデータバスを用いる
    ことができる、請求項１０に記載のメモリシステム。
  12. 【請求項１２】 並行してメモリシステムにアクセスす
    ることができる複数のスイッチファブリック回路と組合
    されるメモリシステムであって、前記スイッチファブリ
    ック回路の数が前記データバスの数と等しい、請求項８
    に記載のメモリシステム。
  13. 【請求項１３】 少なくとも第１のアドレスポート、第
    １のデータポート、第２のアドレスポートおよび第２の
    データポートを含むメモリシステムにアクセスするため
    の方法であって、 （１） 前記第１のアドレスおよびデータポートを通し
    ての読出アクセスにおいて、前記第１および第２のアド
    レスポートに読出アドレス信号を提供するステップと、 （２） 前記読出アクセスにおいて、前記第１のデータ
    ポートが読出データ信号を提供するステップと、 （３） ステップ（２）の少なくとも一部分と並行し
    て、前記第２のアドレスポートおよび前記第２のデータ
    ポートを通しての書込アクセスにおいて、前記第１およ
    び第２のアドレスポートに書込アドレス信号を提供し、
    前記第２のデータポートに書込データ信号を提供するス
    テップとを含む、方法。
  14. 【請求項１４】 前記第１および第２のアドレスポート
    は共通の線に接続される、請求項１３に記載の方法。
  15. 【請求項１５】 前記第１のアドレスおよびデータポー
    トは第１のメモリのアドレスおよびデータポートであ
    り、前記第２のアドレスおよびデータポートは第２のメ
    モリのアドレスおよびデータポートである、請求項１３
    に記載の方法。
  16. 【請求項１６】 少なくとも第１のアドレスポート、第
    １のデータポート、第２のアドレスポートおよび第２の
    データポートを含むメモリシステムにアクセスするため
    の方法であって、 （１） 前記第１のアドレスおよびデータポートを通し
    ての読出アクセスにおいて、前記第１のアドレスポート
    に接続される第１の線上に読出アドレス信号を提供する
    ステップと、 （２） ステップ（１）の少なくとも一部分と並行し
    て、前記第２のアドレスおよびデータポートを通しての
    書込アクセスにおいて、前記第２のアドレスポートに接
    続される第２の線上に書込アドレス信号を提供し、前記
    第１および第２のデータポートに接続される第３の線上
    に書込データ信号を提供するステップと、 （３） ステップ（２）における前記第３の線上に前記
    書込データ信号を提供するステップの後に、前記メモリ
    システムが前記読出アクセスにおいて前記第３の線上に
    読出データ信号を提供するステップとを含む、方法。
  17. 【請求項１７】 前記第１のアドレスおよびデータポー
    トは第１のメモリのアドレスおよびデータポートであ
    り、前記第２のアドレスおよびデータポートは第２のメ
    モリのアドレスおよびデータポートである、請求項１６
    に記載の方法。
  18. 【請求項１８】 メモリシステムであって、 複数の組のメモリと、 前記メモリへの並列アクセスを可能にするための回路と
    を含み、 （１） ある組の中の任意のメモリに書込まれる場合、
    同じ組のすべてのメモリにも同じデータが書込まれ、 （２） ある組の中の任意のメモリの読出は、同じ組の
    他のどのメモリの読出とも並行して行なわれるよう動作
    可能であるようにする、メモリシステム。
  19. 【請求項１９】 前記メモリシステムへアクセスできる
    複数のスイッチファブリックをさらに含む、請求項１８
    に記載のメモリシステム。
  20. 【請求項２０】 どのスイッチファブリックも前記メモ
    リシステムのどのメモリへもアクセスでき、そのため前
    記スイッチファブリックは無閉塞スイッチを形成する、
    請求項１９に記載の組合せ。
  21. 【請求項２１】 複数の組のメモリを含むメモリシステ
    ムにアクセスするための方法であって、各組は少なくと
    もＭ個のメモリを有し、Ｍ＞１であり、前記方法は （１） 前記メモリのうちのＭ個を並行して読むステッ
    プと、 （２） ステップ（１）の少なくとも一部分と並行し
    て、メモリの組の各メモリが同じデータで書かれるよう
    な態様で前記メモリの組の各メモリに書込むステップと
    を含み、書込まれるメモリはいずれもステップ（１）に
    おいて読出されるメモリではない、方法。
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