JP2000231546A - 共有メモリ - Google Patents
共有メモリInfo
- Publication number
- JP2000231546A JP2000231546A JP11033753A JP3375399A JP2000231546A JP 2000231546 A JP2000231546 A JP 2000231546A JP 11033753 A JP11033753 A JP 11033753A JP 3375399 A JP3375399 A JP 3375399A JP 2000231546 A JP2000231546 A JP 2000231546A
- Authority
- JP
- Japan
- Prior art keywords
- copy
- shared memory
- memory
- ports
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Static Random-Access Memory (AREA)
- Multi Processors (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 共有メモリのユーザが利用可能なポート数を
増大させるとともに、高アクセスビットレートを実現さ
せる。 【解決手段】 共有メモリは、ｐ個のマルチポートメモ
リ１１−１，１１−２，．．．，１１−ｐと、ｑ個のコ
ピーバス１２−１，．．．，１２−ｑとを具える。これ
らマルチポートメモリ１１−１，１１−２，．．．，１
１−ｐの各々のポートのうちｑ個のポートをコピーバス
１２−１，．．．，１２−ｑの各々に接続し、それ以外
のｋ−ｑ個のポートに対してユーザがアクセス可能にす
る。その結果、ｎ＝ｐ×（ｋ−ｑ）個のポートに対して
ユーザがアクセス可能となる。
増大させるとともに、高アクセスビットレートを実現さ
せる。 【解決手段】 共有メモリは、ｐ個のマルチポートメモ
リ１１−１，１１−２，．．．，１１−ｐと、ｑ個のコ
ピーバス１２−１，．．．，１２−ｑとを具える。これ
らマルチポートメモリ１１−１，１１−２，．．．，１
１−ｐの各々のポートのうちｑ個のポートをコピーバス
１２−１，．．．，１２−ｑの各々に接続し、それ以外
のｋ−ｑ個のポートに対してユーザがアクセス可能にす
る。その結果、ｎ＝ｐ×（ｋ−ｑ）個のポートに対して
ユーザがアクセス可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、並列データ処理シ
ステム、人工知能システム、マルチメディア・システム
のような電子システムのデータ処理サブシステムに含ま
れる共有メモリに関するものである。
ステム、人工知能システム、マルチメディア・システム
のような電子システムのデータ処理サブシステムに含ま
れる共有メモリに関するものである。
【０００２】
【従来の技術】これらサブシステムは、複雑な計算や複
雑なユーザ・サービスを同時に実行するものであり、将
来、このようなサブシステムの数を増大させるような方
向に開発が進んでいくものと考えられる。
雑なユーザ・サービスを同時に実行するものであり、将
来、このようなサブシステムの数を増大させるような方
向に開発が進んでいくものと考えられる。
【０００３】上記システムは、図４に示すように、複数
のユーザ（プロセッサ、データ処理サブシステム等）１
が各ユーザに対応するポート２−１〜２−ｎ（ｎは２以
上の整数）を通じてアクセス可能な共有メモリ（バスシ
ステム、クロスバースイッチ、ＯＣＣＭ等）３を有す
る。この場合、共有データやプログラム・ベースに対す
るアクセスが、全てのサブシステムに全く独立に並列か
つ高アクセスビットレートで許容されることが要求され
る。
のユーザ（プロセッサ、データ処理サブシステム等）１
が各ユーザに対応するポート２−１〜２−ｎ（ｎは２以
上の整数）を通じてアクセス可能な共有メモリ（バスシ
ステム、クロスバースイッチ、ＯＣＣＭ等）３を有す
る。この場合、共有データやプログラム・ベースに対す
るアクセスが、全てのサブシステムに全く独立に並列か
つ高アクセスビットレートで許容されることが要求され
る。
【０００４】これまでは、１チップ上にシステムを構築
するのに必要な集積化技術がまだ実現されてかったた
め、多くのポート数ｎ及び高アクセスビットレートを有
する共有メモリの開発はそれほど急がれていなかった
が、将来はそうでなくなる。しかしながら、複数の実行
機能を有する大型コンピュータでは既に不都合が生じて
おり、このような不都合をなくす方法（例えば、キャッ
シュメモリ、バンキング技術、交差可能なスイッチ、バ
スシステム等）が開発されている。
するのに必要な集積化技術がまだ実現されてかったた
め、多くのポート数ｎ及び高アクセスビットレートを有
する共有メモリの開発はそれほど急がれていなかった
が、将来はそうでなくなる。しかしながら、複数の実行
機能を有する大型コンピュータでは既に不都合が生じて
おり、このような不都合をなくす方法（例えば、キャッ
シュメモリ、バンキング技術、交差可能なスイッチ、バ
スシステム等）が開発されている。
【０００５】このような解決方法が大型コンピュータ・
システムの設計に依存するので、設計の自由度を制限す
る幾つかの境界条件が生じる。このような境界条件の一
つに、コンピュータ・システムの設計に市販の半導体部
品を用いることが挙げられる。したがって、このような
解決方法では、基本要素として従来の１−ポートメモリ
・チップに基づいてコンピュータ・システムが構築され
てしまうことになる。
システムの設計に依存するので、設計の自由度を制限す
る幾つかの境界条件が生じる。このような境界条件の一
つに、コンピュータ・システムの設計に市販の半導体部
品を用いることが挙げられる。したがって、このような
解決方法では、基本要素として従来の１−ポートメモリ
・チップに基づいてコンピュータ・システムが構築され
てしまうことになる。
【０００６】従来において、上記不都合を同一基板上に
集積されたシステムで解決するアプローチとしては、大
型コンピュータ・システムで認識されている技術を集積
回路の場合に適用することであった。共有メモリの不都
合を従来からの方法によって解決する基本的な構造を図
５に示す。このような共有メモリは複数個のポートを有
するマルチポートメモリとして構成され、これは、ユー
ザがアクセス可能なｋ（ｋは２以上の整数）個のポート
４−１，４−２，４−３，．．．，４−ｋ−２，４−ｋ
−１，４−ｋと、同一の記憶内容を有するｍ（ｍは２以
上の整数）個のシングルポートメモリ５−１，５−
２，．．．，５−ｍ−１，５−ｍと、ポート４−１，４
−２，４−３，．．．，４−ｋ−２，４−ｋ−１，４−
ｋのうちの任意のものがシングルポートメモリ５−１，
５−２，．．．，５−ｍ−１，５−ｍに接続するように
切替動作を行うスイッチングネットワーク６（例えば、
バス・システム、クロスバースイッチ、多段相互接続ネ
ットワーク）とを具える。
集積されたシステムで解決するアプローチとしては、大
型コンピュータ・システムで認識されている技術を集積
回路の場合に適用することであった。共有メモリの不都
合を従来からの方法によって解決する基本的な構造を図
５に示す。このような共有メモリは複数個のポートを有
するマルチポートメモリとして構成され、これは、ユー
ザがアクセス可能なｋ（ｋは２以上の整数）個のポート
４−１，４−２，４−３，．．．，４−ｋ−２，４−ｋ
−１，４−ｋと、同一の記憶内容を有するｍ（ｍは２以
上の整数）個のシングルポートメモリ５−１，５−
２，．．．，５−ｍ−１，５−ｍと、ポート４−１，４
−２，４−３，．．．，４−ｋ−２，４−ｋ−１，４−
ｋのうちの任意のものがシングルポートメモリ５−１，
５−２，．．．，５−ｍ−１，５−ｍに接続するように
切替動作を行うスイッチングネットワーク６（例えば、
バス・システム、クロスバースイッチ、多段相互接続ネ
ットワーク）とを具える。
【０００７】キャッシュを用いる又はバンキング法を採
用する技術は、主にシングルポートメモリのアクセス時
間を短縮するのに応用されている（特にＤＲＡＭにおい
てＹ．Ｎｉｔｔａ ｅｔ ａｌ，“Ａ １．６ＧＢ／ｓ
Ｄａｔａ Ｒａｔｅ １ＧＢ Ｓｙｎｃｈｒｏｎｏｕ
ｓ ＤＲＡＭ ｗｉｔｈ Ｈｉｅｒａｒｃｈｉｃａｌ
Ｓｑｕａｒｅ−Ｓｈａｐｅｄ Ｍｅｍｏｒｙ Ｂｌｏｃ
ｋ ａｎｄ Ｄｉｓｔｒｉｂｕｔｅｄ Ｂａｎｋ Ａｒ
ｃｈｉｔｅｃｔｕｒｅ” ＩＳＳＣＣ Ｄｉｇ．ｏｆ
Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．３７６−３７７，１９
９６参照）。
用する技術は、主にシングルポートメモリのアクセス時
間を短縮するのに応用されている（特にＤＲＡＭにおい
てＹ．Ｎｉｔｔａ ｅｔ ａｌ，“Ａ １．６ＧＢ／ｓ
Ｄａｔａ Ｒａｔｅ １ＧＢ Ｓｙｎｃｈｒｏｎｏｕ
ｓ ＤＲＡＭ ｗｉｔｈ Ｈｉｅｒａｒｃｈｉｃａｌ
Ｓｑｕａｒｅ−Ｓｈａｐｅｄ Ｍｅｍｏｒｙ Ｂｌｏｃ
ｋ ａｎｄ Ｄｉｓｔｒｉｂｕｔｅｄ Ｂａｎｋ Ａｒ
ｃｈｉｔｅｃｔｕｒｅ” ＩＳＳＣＣ Ｄｉｇ．ｏｆ
Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．３７６−３７７，１９
９６参照）。
【０００８】キャッシュは、低速のメモリとユーザとの
接続部間に配置される高速のバッファ・メモリである
（これは、図４のスイッチングネットワーク６に相当す
る。）。キャッシュ・メモリは、次のアクセス周期でア
クセスされる可能性の高い内部データのコピーによって
充填される。このための特別のアルゴリズム（これは往
々にして応用に依存していた。）が、キャッシュ・メモ
リを充填するデータを選択するのに用いられている。
接続部間に配置される高速のバッファ・メモリである
（これは、図４のスイッチングネットワーク６に相当す
る。）。キャッシュ・メモリは、次のアクセス周期でア
クセスされる可能性の高い内部データのコピーによって
充填される。このための特別のアルゴリズム（これは往
々にして応用に依存していた。）が、キャッシュ・メモ
リを充填するデータを選択するのに用いられている。
【０００９】バンキング技術は、バスを通じたデータ輸
送がメモリ・アクセスより著しく速いという事実を利用
することができる。したがって、データを複数のメモリ
・ブロックからほぼ並行して読出し、途中で高速のレジ
スタに蓄積し、高速のデータ・バスを通じて順次外部ユ
ーザに転送することができる。このようにして、メモリ
・アクセス時間より高速でメモリからデータを取り出す
ことができる。この場合、アクセス時間より幾分長い待
機時間（データの要求からデータの転送までに要する時
間）を考慮する必要がある。しかしながら、このような
バンキング技術は、順次要求されるデータが相違するメ
モリ・ブロックに高確率で蓄積されているときにのみ良
好に行われる。あるメモリ・ブロックへのアクセスが完
了していない状態で同一メモリ・ブロックへのアクセス
が要求された場合、後のアクセスは拒否されなければな
らない。
送がメモリ・アクセスより著しく速いという事実を利用
することができる。したがって、データを複数のメモリ
・ブロックからほぼ並行して読出し、途中で高速のレジ
スタに蓄積し、高速のデータ・バスを通じて順次外部ユ
ーザに転送することができる。このようにして、メモリ
・アクセス時間より高速でメモリからデータを取り出す
ことができる。この場合、アクセス時間より幾分長い待
機時間（データの要求からデータの転送までに要する時
間）を考慮する必要がある。しかしながら、このような
バンキング技術は、順次要求されるデータが相違するメ
モリ・ブロックに高確率で蓄積されているときにのみ良
好に行われる。あるメモリ・ブロックへのアクセスが完
了していない状態で同一メモリ・ブロックへのアクセス
が要求された場合、後のアクセスは拒否されなければな
らない。
【００１０】スイッチングネットワーク６の主な履行技
術は、バス・システムを通じて行われる交差可能なスイ
ッチ又は多段ネットワークである。なお、交差可能なス
イッチを用いた従来型の共有メモリへの解決法の例は、
Ｋ．Ｇｕｔｔａｇ，Ｒ．Ｊ．Ｇｏｖｅ，ａｎｄ Ｊ．
Ｒ．Ｖａｎ Ａｋｅｎ，“Ａ Ｓｉｎｇｌｅ−Ｃｈｉｐ
Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｍｕｌｔｉｍ
ｅｄｉａ： ＴｈｅＭＶＰ”，ＩＥＥＥ Ｃｏｍｐｕｔ
ｅｒ Ｇｒａｐｈｉｃｓ ＆ Ａｐｐ．，ｖｏｌ．１
２，ｐｐ．５３−６４，１９９２等によって報告されて
いる。
術は、バス・システムを通じて行われる交差可能なスイ
ッチ又は多段ネットワークである。なお、交差可能なス
イッチを用いた従来型の共有メモリへの解決法の例は、
Ｋ．Ｇｕｔｔａｇ，Ｒ．Ｊ．Ｇｏｖｅ，ａｎｄ Ｊ．
Ｒ．Ｖａｎ Ａｋｅｎ，“Ａ Ｓｉｎｇｌｅ−Ｃｈｉｐ
Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｍｕｌｔｉｍ
ｅｄｉａ： ＴｈｅＭＶＰ”，ＩＥＥＥ Ｃｏｍｐｕｔ
ｅｒ Ｇｒａｐｈｉｃｓ ＆ Ａｐｐ．，ｖｏｌ．１
２，ｐｐ．５３−６４，１９９２等によって報告されて
いる。
【００１１】近年、シングルポートメモリ５−１，５−
２，．．．，５−ｍ−１，５−ｍのうち、光学的なコピ
ー機能を有するものが特開昭６１−３４５０号公報に開
示されている。この場合、ユーザ側からのアクセスには
メモリの電子的ポートが用いられており、光学的なコピ
ー機能は、共有メモリのデータの同一性を確保するため
に用いられている。各ユーザは１個の電子的なポートを
通じて各自で連結した実質的なメモリにアクセスする。
したがって、図４の共有メモリ（すなわち、マルチポー
トメモリ）は、複数（この場合はｋ個）の実質的なメモ
リを有しており、これらメモリは各ユーザに接続され
る。なお、複数個の実質的なメモリ間のデータの同一性
は光学的なコピー機能によって保証されている。
２，．．．，５−ｍ−１，５−ｍのうち、光学的なコピ
ー機能を有するものが特開昭６１−３４５０号公報に開
示されている。この場合、ユーザ側からのアクセスには
メモリの電子的ポートが用いられており、光学的なコピ
ー機能は、共有メモリのデータの同一性を確保するため
に用いられている。各ユーザは１個の電子的なポートを
通じて各自で連結した実質的なメモリにアクセスする。
したがって、図４の共有メモリ（すなわち、マルチポー
トメモリ）は、複数（この場合はｋ個）の実質的なメモ
リを有しており、これらメモリは各ユーザに接続され
る。なお、複数個の実質的なメモリ間のデータの同一性
は光学的なコピー機能によって保証されている。
【００１２】
【発明が解決しようとする課題】しかしながら、図４に
示したような従来の共有メモリでは、実際には次のよう
な制限がある。 （ｉ）ポート４−１，４−２，４−３，．．．，４−ｋ
−２，４−ｋ−１，４−ｋの数が比較的少ない（１０個
以下）。 （ii）シングルポートメモリ５−１，５−２，．．．，
５−ｍ−１，５−ｍの数が比較的少ない。 特に、（ii）においてはアクセス衝突を起こす確率が非
常に高くなってビットレートが低くなるおそれがあるの
で、シングルポートメモリ５−１，５−２，．．．，５
−ｍ−１，５−ｍの数を増大させることが所望される。
示したような従来の共有メモリでは、実際には次のよう
な制限がある。 （ｉ）ポート４−１，４−２，４−３，．．．，４−ｋ
−２，４−ｋ−１，４−ｋの数が比較的少ない（１０個
以下）。 （ii）シングルポートメモリ５−１，５−２，．．．，
５−ｍ−１，５−ｍの数が比較的少ない。 特に、（ii）においてはアクセス衝突を起こす確率が非
常に高くなってビットレートが低くなるおそれがあるの
で、シングルポートメモリ５−１，５−２，．．．，５
−ｍ−１，５−ｍの数を増大させることが所望される。
【００１３】これを解決する直接的な方法は、各セルに
要求されるポート数を増大させることであるが、この場
合、多数のデコーダをメモリセルの列の幅の中に収容す
る必要があるというレイアウトに起因する困難が生じ
る。また、ポート数を増大させるとメモリセルの占有面
積が増大するという不都合も生じる。
要求されるポート数を増大させることであるが、この場
合、多数のデコーダをメモリセルの列の幅の中に収容す
る必要があるというレイアウトに起因する困難が生じ
る。また、ポート数を増大させるとメモリセルの占有面
積が増大するという不都合も生じる。
【００１４】また、共有メモリを構成するに当たり、小
型化し、構成を簡単にし、かつ、消費電力を抑制するこ
とが好ましい。
型化し、構成を簡単にし、かつ、消費電力を抑制するこ
とが好ましい。
【００１５】本発明の目的は、ユーザが利用可能なポー
ト数を増大させるとともに高アクセスビットレートを実
現することができる共有メモリを提供することである。
ト数を増大させるとともに高アクセスビットレートを実
現することができる共有メモリを提供することである。
【００１６】本発明の他の目的は、小型化することがで
きる共有メモリを提供することである。
きる共有メモリを提供することである。
【００１７】本発明の他の目的は、簡単な構成の共有メ
モリを提供することである。
モリを提供することである。
【００１８】本発明の他の目的は、有効な占有面積の共
有メモリを提供することである。
有メモリを提供することである。
【００１９】本発明の他の目的は、消費電力を抑制する
ことができる共有メモリを提供することである。
ことができる共有メモリを提供することである。
【００２０】
【課題を解決するための手段】本発明による共有メモリ
は、各々がコピーバス機能を有する少なくとも１個のポ
ート及びユーザがアクセス可能な少なくとも１個のポー
トを有する複数個のマルチポートメモリと、前記マルチ
ポートメモリの各々のコピーバス機能を有するポートの
うちの１個をそれぞれ接続させる少なくとも１個のコピ
ーバスとを具え、前記マルチポートメモリのうちの１個
の記憶内容が変更された場合、変更された内容を、前記
コピーバスを通じてそれ以外のマルチポートメモリにコ
ピーするように構成したことを特徴とするものである。
は、各々がコピーバス機能を有する少なくとも１個のポ
ート及びユーザがアクセス可能な少なくとも１個のポー
トを有する複数個のマルチポートメモリと、前記マルチ
ポートメモリの各々のコピーバス機能を有するポートの
うちの１個をそれぞれ接続させる少なくとも１個のコピ
ーバスとを具え、前記マルチポートメモリのうちの１個
の記憶内容が変更された場合、変更された内容を、前記
コピーバスを通じてそれ以外のマルチポートメモリにコ
ピーするように構成したことを特徴とするものである。
【００２１】本発明によれば、各々がコピーバス機能を
有する少なくとも１個のポート及びユーザがアクセス可
能な少なくとも１個のポートを有する複数個のマルチポ
ートメモリと、マルチポートメモリの各々のコピーバス
機能を有するポートのうちの１個をそれぞれ接続させる
少なくとも１個のコピーバスとを具える。マルチポート
メモリのうちの１個の記憶内容が変更された場合、変更
された内容を、コピーバスを通じてそれ以外のマルチポ
ートメモリにコピーする。
有する少なくとも１個のポート及びユーザがアクセス可
能な少なくとも１個のポートを有する複数個のマルチポ
ートメモリと、マルチポートメモリの各々のコピーバス
機能を有するポートのうちの１個をそれぞれ接続させる
少なくとも１個のコピーバスとを具える。マルチポート
メモリのうちの１個の記憶内容が変更された場合、変更
された内容を、コピーバスを通じてそれ以外のマルチポ
ートメモリにコピーする。
【００２２】このように複数個のマルチポートメモリを
用いるとともに、これらマルチポート間での記憶内容の
同一性を確保することによって、従来のように単一のマ
ルチポートメモリを共有メモリとして用いる場合に比べ
てユーザがアクセス可能なポート数を増大させることが
できる。また、複数のコピーバスを用いることが可能と
なるので、高アクセスビットレートを達成することがで
きる。
用いるとともに、これらマルチポート間での記憶内容の
同一性を確保することによって、従来のように単一のマ
ルチポートメモリを共有メモリとして用いる場合に比べ
てユーザがアクセス可能なポート数を増大させることが
できる。また、複数のコピーバスを用いることが可能と
なるので、高アクセスビットレートを達成することがで
きる。
【００２３】一般に、本発明による共有メモリを集積回
路技術によって構成する。このように集積回路技術によ
って構成することによって、共有メモリを小型化するこ
とができる。この場合、集積回路技術を２次元的又は３
次元的に行う。集積回路技術を２次元的に行った場合に
は、共有メモリの構成を簡単にすることができる。それ
に対して、集積回路技術を３次元的に行った場合には、
共有メモリの占有面積を有効に使用することができる。
路技術によって構成する。このように集積回路技術によ
って構成することによって、共有メモリを小型化するこ
とができる。この場合、集積回路技術を２次元的又は３
次元的に行う。集積回路技術を２次元的に行った場合に
は、共有メモリの構成を簡単にすることができる。それ
に対して、集積回路技術を３次元的に行った場合には、
共有メモリの占有面積を有効に使用することができる。
【００２４】コピーバスを通じた記憶内容のコピーを電
子的に実行できるが、好適には、コピーバスを通じた記
憶内容のコピーを光学的に実行する。このようにコピー
を光学的に実行することによって、共有メモリの高ビッ
トレートでのアクセスを可能にするとともに消費電力が
抑制される。
子的に実行できるが、好適には、コピーバスを通じた記
憶内容のコピーを光学的に実行する。このようにコピー
を光学的に実行することによって、共有メモリの高ビッ
トレートでのアクセスを可能にするとともに消費電力が
抑制される。
【００２５】
【発明の実施の形態】本発明による共有メモリの実施の
形態を、図面を参照して詳細に説明する。なお、同一部
材には同一符号を付すものとする。図１は、本発明によ
る共有メモリの実施の形態を示す図である。この共有メ
モリは、ｐ（ｐは２以上の整数）個のマルチポートメモ
リ１１−１，１１−２，．．．，１１−ｐと、ｑ（ｑの
値は、一般に記憶内容の同一性を確保するような値に選
択される。）個のコピーバス１２−１，．．．，１２−
ｑとを具え、この共有メモリを３次元集積化技術を用い
て構成する。これらマルチポートメモリ１１−１，１１
−２，．．．，１１−ｐの各々はｋ（ｋは２以上の整
数）個のポートを有し、これらポートのうちのｐ個のポ
ートを、コピーバス機能を有するものとし、コピーバス
１２−１，．．．，１２−ｑの各々に対して上記ｐ個の
ポートのうちの１個を接続する。それ以外のｋ−ｐ個の
ポートを、ユーザがアクセス可能なものとする。したが
って、各マルチポートメモリ１１−１，１１−
２，．．．，１１−ｐについてはｋ−ｑポートがユーザ
に対してアクセス可能となり、合計ｎ＝ｐ×（ｋ−ｑ）
ポートがユーザに対してアクセス可能となる。その結
果、図１の共有メモリは、ｎ個のポートを有するマルチ
ポートメモリとして構成される。
形態を、図面を参照して詳細に説明する。なお、同一部
材には同一符号を付すものとする。図１は、本発明によ
る共有メモリの実施の形態を示す図である。この共有メ
モリは、ｐ（ｐは２以上の整数）個のマルチポートメモ
リ１１−１，１１−２，．．．，１１−ｐと、ｑ（ｑの
値は、一般に記憶内容の同一性を確保するような値に選
択される。）個のコピーバス１２−１，．．．，１２−
ｑとを具え、この共有メモリを３次元集積化技術を用い
て構成する。これらマルチポートメモリ１１−１，１１
−２，．．．，１１−ｐの各々はｋ（ｋは２以上の整
数）個のポートを有し、これらポートのうちのｐ個のポ
ートを、コピーバス機能を有するものとし、コピーバス
１２−１，．．．，１２−ｑの各々に対して上記ｐ個の
ポートのうちの１個を接続する。それ以外のｋ−ｐ個の
ポートを、ユーザがアクセス可能なものとする。したが
って、各マルチポートメモリ１１−１，１１−
２，．．．，１１−ｐについてはｋ−ｑポートがユーザ
に対してアクセス可能となり、合計ｎ＝ｐ×（ｋ−ｑ）
ポートがユーザに対してアクセス可能となる。その結
果、図１の共有メモリは、ｎ個のポートを有するマルチ
ポートメモリとして構成される。
【００２６】マルチポートメモリ１１−１，１１−
２，．．．，１１−ｐの各々を、従来既知のマルチポー
トメモリで構成することができる。コピーバス１２−
１，．．．，１２−ｑを、上記特開昭６１−３４５０号
公報に開示されているような内部コピーバスだけでな
く、外部コピーバスとして実現することをできる。内部
コピーバスを通じたコピーについては、上記特開昭６１
−３４５０号公報に開示されたようにして光学的に実行
するのが好ましく、外部コピーバスを通じたコピーにつ
いては、電子的又は光学的に実行することができるが、
光学的に実行する方が消費電力の抑制及び高アクセスビ
ットレートの達成の観点からは好ましい。また、コピー
速度及びアクセスビットレートを高くすることを優先す
る場合にはコピーバスの個数ｑ（すなわち、コピーバス
機能を有するポートの数ｑ）の数を大きくし、それに対
して、ユーザ数を増大させたい場合にはユーザがアクセ
ス可能なポートの数ｋ−ｑを大きくする（すなわち、コ
ピーバス機能を有するポートの数ｑを小さくする。）。
なお、内部コピーバス及び外部コピーバスの意味につい
ては後に説明する。また、コピーバスの個数ｑによっ
て、データの同一性の確保するために到達可能なバンド
幅が決定され、これをシステムの必要に応じて選択する
ことができる。
２，．．．，１１−ｐの各々を、従来既知のマルチポー
トメモリで構成することができる。コピーバス１２−
１，．．．，１２−ｑを、上記特開昭６１−３４５０号
公報に開示されているような内部コピーバスだけでな
く、外部コピーバスとして実現することをできる。内部
コピーバスを通じたコピーについては、上記特開昭６１
−３４５０号公報に開示されたようにして光学的に実行
するのが好ましく、外部コピーバスを通じたコピーにつ
いては、電子的又は光学的に実行することができるが、
光学的に実行する方が消費電力の抑制及び高アクセスビ
ットレートの達成の観点からは好ましい。また、コピー
速度及びアクセスビットレートを高くすることを優先す
る場合にはコピーバスの個数ｑ（すなわち、コピーバス
機能を有するポートの数ｑ）の数を大きくし、それに対
して、ユーザ数を増大させたい場合にはユーザがアクセ
ス可能なポートの数ｋ−ｑを大きくする（すなわち、コ
ピーバス機能を有するポートの数ｑを小さくする。）。
なお、内部コピーバス及び外部コピーバスの意味につい
ては後に説明する。また、コピーバスの個数ｑによっ
て、データの同一性の確保するために到達可能なバンド
幅が決定され、これをシステムの必要に応じて選択する
ことができる。
【００２７】図２は、内部コピーバス及び外部コピーバ
スを説明するための図であり、図３は、その一例を詳細
に示したものである。図２及び３において、図１のコピ
ーバス１２−１を内部コピーバスとし、コピーバス１２
−ｑを外部コピーバスとする。内部コピーバスは、コピ
ーバス機能を有する内部ポートに接続する。例えば、図
３に示すように、マルチポートメモリ１１−１，１１−
２，．．．，１１−ｐを、記憶領域１３−１，１３−
２，１３−３，．．．，１３−ｐ−１，１３−ｐ、行バ
ッファ１４−１，１４−２，１４−３，．．．，１４−
ｐ−１，１４−ｐ及び出力バッファ１５−１，１５−
２，１５−３，．．．，１５−ｐ−１，１５−ｐで構成
した場合、記憶領域１３−１，１３−２，１３−
３，．．．，１３−ｐ−１，１３−ｐの単一のメモリセ
ル１６−１，１６−２，１６−３，．．．，１６−ｐ−
１，１６−ｐのレベルでマルチポートメモリ１１−１，
１１−２，１１−３，．．．，１１−ｐ−１，１１−ｐ
と接続している内部ポート（この場合、内部ポートはコ
ピーバス１２−１に接続する。）、行バッファ１４−
１，１４−２，１４−３，．．．，１４−ｐ−１，１４
−ｐのレベルのもの（この場合、内部ポートは内部コピ
ーバスとしてのコピーバス１２−２に接続する。）及び
出力バッファ１５−１，１５−２，１５−３，．．．，
１５−ｐ−１，１５−ｐのレベルのもの（この場合、内
部ポートは内部コピーバスとしてのコピーバス１２−３
に接続する。）も可能である。それに対して、外部コピ
ーバスは、データがマルチポートメモリ１１−１，１１
−２，．．．，１１−ｐのうちの１個から実際に読み出
される際にコピー機能を有し又はユーザ側のポートとし
て機能する外部ポートに接続する。
スを説明するための図であり、図３は、その一例を詳細
に示したものである。図２及び３において、図１のコピ
ーバス１２−１を内部コピーバスとし、コピーバス１２
−ｑを外部コピーバスとする。内部コピーバスは、コピ
ーバス機能を有する内部ポートに接続する。例えば、図
３に示すように、マルチポートメモリ１１−１，１１−
２，．．．，１１−ｐを、記憶領域１３−１，１３−
２，１３−３，．．．，１３−ｐ−１，１３−ｐ、行バ
ッファ１４−１，１４−２，１４−３，．．．，１４−
ｐ−１，１４−ｐ及び出力バッファ１５−１，１５−
２，１５−３，．．．，１５−ｐ−１，１５−ｐで構成
した場合、記憶領域１３−１，１３−２，１３−
３，．．．，１３−ｐ−１，１３−ｐの単一のメモリセ
ル１６−１，１６−２，１６−３，．．．，１６−ｐ−
１，１６−ｐのレベルでマルチポートメモリ１１−１，
１１−２，１１−３，．．．，１１−ｐ−１，１１−ｐ
と接続している内部ポート（この場合、内部ポートはコ
ピーバス１２−１に接続する。）、行バッファ１４−
１，１４−２，１４−３，．．．，１４−ｐ−１，１４
−ｐのレベルのもの（この場合、内部ポートは内部コピ
ーバスとしてのコピーバス１２−２に接続する。）及び
出力バッファ１５−１，１５−２，１５−３，．．．，
１５−ｐ−１，１５−ｐのレベルのもの（この場合、内
部ポートは内部コピーバスとしてのコピーバス１２−３
に接続する。）も可能である。それに対して、外部コピ
ーバスは、データがマルチポートメモリ１１−１，１１
−２，．．．，１１−ｐのうちの１個から実際に読み出
される際にコピー機能を有し又はユーザ側のポートとし
て機能する外部ポートに接続する。
【００２８】データは、共有メモリに書き込まれるとと
もに、そのｎ個のポートの各々を通じて共有メモリから
独立して並列に読み出される。これらｎ個のポートの各
々は、一般にＷｉビットのワード長を有する。コピーバ
ス１２−１，．．．，１２−ｑの各々は、対応するコピ
ーバスに接続したポートのワード長に相当するＷｃビッ
トのワード長を有する。
もに、そのｎ個のポートの各々を通じて共有メモリから
独立して並列に読み出される。これらｎ個のポートの各
々は、一般にＷｉビットのワード長を有する。コピーバ
ス１２−１，．．．，１２−ｑの各々は、対応するコピ
ーバスに接続したポートのワード長に相当するＷｃビッ
トのワード長を有する。
【００２９】コピーバス１２−１，．．．，１２−ｑ
は、マルチポートメモリ１１−１，１１−２，．．．，
１１−ｐの各々に記憶されたデータを同一に保持する、
すなわち、データの同一性を保証するために必要とされ
る。したがって、データがマルチポートメモリのうちの
１個から読み出されている間にはコピーバスが使用され
ない。しかしながら、マルチポートメモリ１１−１，１
１−２，．．．，１１−ｐのうちの１個に記憶されたデ
ータビットが書込み動作によって変更された場合、他の
マルチポートメモリのデータビットを更新する必要があ
る。
は、マルチポートメモリ１１−１，１１−２，．．．，
１１−ｐの各々に記憶されたデータを同一に保持する、
すなわち、データの同一性を保証するために必要とされ
る。したがって、データがマルチポートメモリのうちの
１個から読み出されている間にはコピーバスが使用され
ない。しかしながら、マルチポートメモリ１１−１，１
１−２，．．．，１１−ｐのうちの１個に記憶されたデ
ータビットが書込み動作によって変更された場合、他の
マルチポートメモリのデータビットを更新する必要があ
る。
【００３０】変更されたデータビットを更新するコピー
プロセスは、次のステップによって行われる。 （ａ）コピーバス１２−１，．．．，１２−ｑのうちの
いずれかを通じて、記憶内容が変更されたメモリから変
更したデータビットを読み出す。 （ｂ）そのデータビットが、コピーバス１２−
１，．．．，１２−ｑのうちのいずれかから他の全ての
マルチポートメモリに並列に書き込まれる。いずれのコ
ピーバスも他の全てのマルチポートメモリに接続されて
いるので、並列の書込みは可能である。
プロセスは、次のステップによって行われる。 （ａ）コピーバス１２−１，．．．，１２−ｑのうちの
いずれかを通じて、記憶内容が変更されたメモリから変
更したデータビットを読み出す。 （ｂ）そのデータビットが、コピーバス１２−
１，．．．，１２−ｑのうちのいずれかから他の全ての
マルチポートメモリに並列に書き込まれる。いずれのコ
ピーバスも他の全てのマルチポートメモリに接続されて
いるので、並列の書込みは可能である。
【００３１】変更したデータビットの数及びコピーバス
１２−１，．．．，１２−ｑのワード長に応じて、コピ
ープロセスは１又は数クロックサイクルを必要とする。
これらコピーバス１２−１，．．．，１２−ｑの数及び
ワード長の選択は、マルチポートメモリの典型的な動作
状態、すなわち、ユーザ側からの書込み動作が行われる
周波数でのコピープロセスに必要とされるデータレート
によって決定される。当然、コピープロセスに関連する
記憶ビットを、コピープロセス中に外部ユーザポートか
ら用いることができない。したがって、コピープロセス
中にはユーザ側からのアクセスを遮断する必要がある。
１２−１，．．．，１２−ｑのワード長に応じて、コピ
ープロセスは１又は数クロックサイクルを必要とする。
これらコピーバス１２−１，．．．，１２−ｑの数及び
ワード長の選択は、マルチポートメモリの典型的な動作
状態、すなわち、ユーザ側からの書込み動作が行われる
周波数でのコピープロセスに必要とされるデータレート
によって決定される。当然、コピープロセスに関連する
記憶ビットを、コピープロセス中に外部ユーザポートか
ら用いることができない。したがって、コピープロセス
中にはユーザ側からのアクセスを遮断する必要がある。
【００３２】コピープロセスを、図示しないコピープロ
セス管理ユニットによって制御する必要がある。このコ
ピープロセス管理ユニットは、次のタスクを実行する必
要がある。 （Ａ）ユーザ側からの書込み動作の検出 （Ｂ）コピープロセス中のユーザ側からのアクセスに関
連する記憶位置の遮断 （Ｃ）〔００３０〕の上記コピープロセスのステップ
（ａ），（ｂ）の実行 コピープロセス管理ユニットを、専用プロセッサのソフ
トウェア上で又は特定のハードウェア回路として実現す
ることができる。
セス管理ユニットによって制御する必要がある。このコ
ピープロセス管理ユニットは、次のタスクを実行する必
要がある。 （Ａ）ユーザ側からの書込み動作の検出 （Ｂ）コピープロセス中のユーザ側からのアクセスに関
連する記憶位置の遮断 （Ｃ）〔００３０〕の上記コピープロセスのステップ
（ａ），（ｂ）の実行 コピープロセス管理ユニットを、専用プロセッサのソフ
トウェア上で又は特定のハードウェア回路として実現す
ることができる。
【００３３】本実施の形態によれば、複数個のマルチポ
ートメモリを用いるとともに、これらマルチポート間で
の記憶内容の同一性を確保することによって、従来のよ
うに単一のマルチポートメモリを共有メモリとして用い
る場合に比べてユーザがアクセス可能なポート数を増大
させることができる。また、ユーザがアクセス可能なポ
ート数が増大するためにアクセス衝突が生じるおそれが
少なくなるので、高アクセスビットレートを達成するこ
とができる。
ートメモリを用いるとともに、これらマルチポート間で
の記憶内容の同一性を確保することによって、従来のよ
うに単一のマルチポートメモリを共有メモリとして用い
る場合に比べてユーザがアクセス可能なポート数を増大
させることができる。また、ユーザがアクセス可能なポ
ート数が増大するためにアクセス衝突が生じるおそれが
少なくなるので、高アクセスビットレートを達成するこ
とができる。
【００３４】また、記憶内容のコピーを光学的に実行す
ることによって、共有メモリの高ビットレートでのアク
セスを可能にするとともに消費電力が抑制される。な
お、記憶内容のコピーを光学的に実行した場合、電子的
に実行した場合に比べてビットレートを約２倍にするこ
とができる。
ることによって、共有メモリの高ビットレートでのアク
セスを可能にするとともに消費電力が抑制される。な
お、記憶内容のコピーを光学的に実行した場合、電子的
に実行した場合に比べてビットレートを約２倍にするこ
とができる。
【００３５】さらに、共有メモリを３次元集積化技術を
用いて構成することによって、２次元集積化技術を用い
て構成する場合に比べて共有メモリの占有面積を有効に
使用することができる。
用いて構成することによって、２次元集積化技術を用い
て構成する場合に比べて共有メモリの占有面積を有効に
使用することができる。
【００３６】なお、共有メモリの有効な記憶容量をＳＣ
ｅとし、その物理的な記憶容量をＳＣｐとし、共有メモ
リのポート数をＮとし、共有メモリの構築ブロック（本
発明ではマルチポートメモリ、上記特開昭６１−３４５
０号公報に開示されている共有メモリではシングルポー
トメモリ）のユーザがアクセス可能なポート数をｎとし
た場合、次の関係が成立する。
ｅとし、その物理的な記憶容量をＳＣｐとし、共有メモ
リのポート数をＮとし、共有メモリの構築ブロック（本
発明ではマルチポートメモリ、上記特開昭６１−３４５
０号公報に開示されている共有メモリではシングルポー
トメモリ）のユーザがアクセス可能なポート数をｎとし
た場合、次の関係が成立する。
【００３７】
【数１】ＳＣｅ＝ｎＳＣｐ／Ｎ したがって、従来のようにｎ＝１となる場合には、有効
な記憶容量ＳＣｅが物理的な記憶容量ＳＣｐに比べて小
さくなるという不都合があるが、本発明の場合には、Ｎ
＞１とすることができるので、このような不都合が生じ
にくくなる。
な記憶容量ＳＣｅが物理的な記憶容量ＳＣｐに比べて小
さくなるという不都合があるが、本発明の場合には、Ｎ
＞１とすることができるので、このような不都合が生じ
にくくなる。
【００３８】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態では、マルチポートメモリのポート
数が全て同一である場合について説明したが、各々がコ
ピーバス機能を有する少なくとも１個のポート及びユー
ザがアクセス可能な少なくとも１個のポートを有する限
り、マルチポートメモリのポート数が全て同一である必
要がない。
のではなく、幾多の変更及び変形が可能である。例え
ば、上記実施の形態では、マルチポートメモリのポート
数が全て同一である場合について説明したが、各々がコ
ピーバス機能を有する少なくとも１個のポート及びユー
ザがアクセス可能な少なくとも１個のポートを有する限
り、マルチポートメモリのポート数が全て同一である必
要がない。
【００３９】また、本発明による共有メモリは少なくと
も１個の内部コピーバス及び／又は外部コピーバスを有
すればよい。共有メモリを、上記実施の形態のように３
次元集積化技術を用いて構成する代わりに、２次元集積
化技術を用いて簡単に構成することもできる。
も１個の内部コピーバス及び／又は外部コピーバスを有
すればよい。共有メモリを、上記実施の形態のように３
次元集積化技術を用いて構成する代わりに、２次元集積
化技術を用いて簡単に構成することもできる。
【００４０】さらに、本発明による共有メモリを反復的
に用いて、ユーザがアクセス可能なポートの数が非常に
多い共有メモリを構成することができる。原理的には、
図１のマルチポートメモリ１１−１，１１−
２，．．．，１１−ｐの各々を、これらマルチポートメ
モリのポート数よりもポート数が少ない複数個のマルチ
ポートメモリを有する本発明による共有メモリによって
構成することもできる。
に用いて、ユーザがアクセス可能なポートの数が非常に
多い共有メモリを構成することができる。原理的には、
図１のマルチポートメモリ１１−１，１１−
２，．．．，１１−ｐの各々を、これらマルチポートメ
モリのポート数よりもポート数が少ない複数個のマルチ
ポートメモリを有する本発明による共有メモリによって
構成することもできる。
【図１】 本発明による共有メモリの実施の形態を示す
図である。
図である。
【図２】 内部コピーバス及び外部コピーバスを説明す
るための図である。
るための図である。
【図３】 図２を詳細に示した図である。
【図４】 共有メモリを有するシステムを示す図であ
る。
る。
【図５】 従来の共有メモリを示す図である。
【符号の説明】 １ 複数のユーザ ２−１，２−２，２−３，．．．，２−ｎ−２，２−ｎ
−１，２−ｎ，４−１，４−２，４−３，．．．，４−
ｋ−２，４−ｋ−１，４−ｋ ポート ３ 共有メモリ ５−１，５−２，．．．，５−ｍ−１，５−ｍ シング
ルポートメモリ ６ スイッチングネットワーク １１−１，１１−２，１１−３，．．．，１１−ｐ−
１，１１−ｐ マルチポートメモリ １２−１，１２−２，１２−３，．．．，１２−ｑ コ
ピーバス １３−１，１３−２，１３−３，．．．，１３−ｐ−
１，１３−ｐ 記憶領域 １４−１，１４−２，１４−３，．．．，１４−ｐ−
１，１４−ｐ 行バッファ １５−１，１５−２，１５−３，．．．，１５−ｐ−
１，１５−ｐ 出力バッファ １６−１，１６−２，１６−３，．．．，１６−ｐ−
１，１６−ｐ メモリセル
−１，２−ｎ，４−１，４−２，４−３，．．．，４−
ｋ−２，４−ｋ−１，４−ｋ ポート ３ 共有メモリ ５−１，５−２，．．．，５−ｍ−１，５−ｍ シング
ルポートメモリ ６ スイッチングネットワーク １１−１，１１−２，１１−３，．．．，１１−ｐ−
１，１１−ｐ マルチポートメモリ １２−１，１２−２，１２−３，．．．，１２−ｑ コ
ピーバス １３−１，１３−２，１３−３，．．．，１３−ｐ−
１，１３−ｐ 記憶領域 １４−１，１４−２，１４−３，．．．，１４−ｐ−
１，１４−ｐ 行バッファ １５−１，１５−２，１５−３，．．．，１５−ｐ−
１，１５−ｐ 出力バッファ １６−１，１６−２，１６−３，．．．，１６−ｐ−
１，１６−ｐ メモリセル
Claims (5)
- 【請求項１】 各々がコピーバス機能を有する少なくと
も１個のポート及びユーザがアクセス可能な少なくとも
１個のポートを有する複数個のマルチポートメモリと、
前記マルチポートメモリの各々のコピーバス機能を有す
るポートのうちの１個をそれぞれ接続させる少なくとも
１個のコピーバスとを具え、 前記マルチポートメモリのうちの１個の記憶内容が変更
された場合、変更された内容を、前記コピーバスを通じ
てそれ以外のマルチポートメモリにコピーするように構
成したことを特徴とする共有メモリ。 - 【請求項２】 前記共有メモリを集積回路技術によって
構成したことを特徴とする請求項１記載の共有メモリ。 - 【請求項３】 前記集積回路技術を２次元的に行うこと
を特徴とする請求項２記載の共有メモリ。 - 【請求項４】 前記集積回路技術を３次元的に行うこと
を特徴とする請求項２記載の共有メモリ。 - 【請求項５】 前記コピーバスを通じた記憶内容のコピ
ーを光学的に実行するように構成したことを特徴とする
請求項１から４のうちのいずれかに記載の共有メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033753A JP2000231546A (ja) | 1999-02-12 | 1999-02-12 | 共有メモリ |
| TW089101956A TW436868B (en) | 1999-02-12 | 2000-02-03 | Shared memory |
| EP00102565A EP1033722B1 (en) | 1999-02-12 | 2000-02-07 | Shared memory |
| DE60007010T DE60007010T2 (de) | 1999-02-12 | 2000-02-07 | Gemeinsamer Speicher |
| US09/500,254 US6874068B1 (en) | 1999-02-12 | 2000-02-08 | Shared memory |
| KR1020000006532A KR100350525B1 (ko) | 1999-02-12 | 2000-02-11 | 공유 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033753A JP2000231546A (ja) | 1999-02-12 | 1999-02-12 | 共有メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000231546A true JP2000231546A (ja) | 2000-08-22 |
Family
ID=12395197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11033753A Pending JP2000231546A (ja) | 1999-02-12 | 1999-02-12 | 共有メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6874068B1 (ja) |
| EP (1) | EP1033722B1 (ja) |
| JP (1) | JP2000231546A (ja) |
| KR (1) | KR100350525B1 (ja) |
| DE (1) | DE60007010T2 (ja) |
| TW (1) | TW436868B (ja) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613450A (ja) * | 1984-06-18 | 1986-01-09 | Hiroshima Daigaku | 三次元光結合共有メモリ集積装置 |
| US5590349A (en) * | 1988-07-11 | 1996-12-31 | Logic Devices, Inc. | Real time programmable signal processor architecture |
| JPH03100991A (ja) | 1989-09-14 | 1991-04-25 | Hitachi Ltd | 共有メモリ |
| GB9008366D0 (en) * | 1990-04-12 | 1990-06-13 | British Aerospace | Data interaction architecture(dia)for real time embedded multi processor systems |
| WO1992002885A1 (en) * | 1990-08-06 | 1992-02-20 | Epic Industries Incorporated | Processing element for a multi-processor digital computing system |
| DE69227956T2 (de) * | 1991-07-18 | 1999-06-10 | Tandem Computers Inc | Multiprozessorsystem mit gespiegeltem Speicher |
| JPH05282869A (ja) | 1992-03-31 | 1993-10-29 | Nec Corp | 半導体記憶装置 |
| US6021472A (en) * | 1995-08-21 | 2000-02-01 | Canon Kabushiki Kaisha | Information processing device and control method thereof |
| US6223260B1 (en) * | 1996-01-25 | 2001-04-24 | Unisys Corporation | Multi-bus data processing system in which all data words in high level cache memories have any one of four states and all data words in low level cache memories have any one of three states |
| US5802561A (en) * | 1996-06-28 | 1998-09-01 | Digital Equipment Corporation | Simultaneous, mirror write cache |
| US6170046B1 (en) * | 1997-10-28 | 2001-01-02 | Mmc Networks, Inc. | Accessing a memory system via a data or address bus that provides access to more than one part |
| US6480927B1 (en) * | 1997-12-31 | 2002-11-12 | Unisys Corporation | High-performance modular memory system with crossbar connections |
| US6148375A (en) * | 1998-02-13 | 2000-11-14 | International Business Machines Corporation | Hierarchical bus simple COMA architecture for shared memory multiprocessors having a bus directly interconnecting caches between nodes |
| US6321298B1 (en) * | 1999-01-25 | 2001-11-20 | International Business Machines Corporation | Full cache coherency across multiple raid controllers |
| US6434674B1 (en) * | 2000-04-04 | 2002-08-13 | Advanced Digital Information Corporation | Multiport memory architecture with direct data flow |
-
1999
- 1999-02-12 JP JP11033753A patent/JP2000231546A/ja active Pending
-
2000
- 2000-02-03 TW TW089101956A patent/TW436868B/zh not_active IP Right Cessation
- 2000-02-07 DE DE60007010T patent/DE60007010T2/de not_active Expired - Lifetime
- 2000-02-07 EP EP00102565A patent/EP1033722B1/en not_active Expired - Lifetime
- 2000-02-08 US US09/500,254 patent/US6874068B1/en not_active Expired - Lifetime
- 2000-02-11 KR KR1020000006532A patent/KR100350525B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000076648A (ko) | 2000-12-26 |
| EP1033722A2 (en) | 2000-09-06 |
| DE60007010T2 (de) | 2004-09-09 |
| US6874068B1 (en) | 2005-03-29 |
| EP1033722B1 (en) | 2003-12-10 |
| KR100350525B1 (ko) | 2002-08-28 |
| DE60007010D1 (de) | 2004-01-22 |
| TW436868B (en) | 2001-05-28 |
| EP1033722A3 (en) | 2001-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3260692B2 (ja) | ロジック混載ｄｒａｍｌｓｉ | |
| JP3853736B2 (ja) | ユーザによる構成可能なオンチップメモリシステム | |
| US8374050B2 (en) | Multi-port memory using single-port memory cells | |
| JP3532932B2 (ja) | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ | |
| EP0966741B1 (en) | Dram with integral sram and systems and methods using the same | |
| WO2018080785A1 (en) | Non-volatile storage system with integrated compute engine and optimized use of local fast memory | |
| KR100533305B1 (ko) | 다중뱅크-다중포트메모리및시스템과그를사용하는방법 | |
| CN101751980B (zh) | 基于存储器知识产权核的嵌入式可编程存储器 | |
| KR20050013525A (ko) | 무선 애플리케이션을 위한 애플리케이션 프로세서 및메모리 아키텍쳐 | |
| EP1652058A1 (en) | Switch/network adapter port incorporating selectively accessible shared memory resources | |
| JPH06333394A (ja) | デュアル・ポート・コンピュータ・メモリ装置、アクセス方法、コンピュータ・メモリ装置、及びメモリ構造 | |
| US5226010A (en) | Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports | |
| US6816955B1 (en) | Logic for providing arbitration for synchronous dual-port memory | |
| JP4150718B2 (ja) | 破壊読み出し型ランダム・アクセス・メモリ・システム | |
| US5202856A (en) | Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports | |
| JP3320922B2 (ja) | メモリ装置 | |
| JP2002109884A (ja) | メモリ装置 | |
| US20200293452A1 (en) | Memory device and method including circular instruction memory queue | |
| JPH06214871A (ja) | デュアルポート電子データ記憶システム及び電子データ記憶システム、並びに同時アクセス方法 | |
| JP2000231546A (ja) | 共有メモリ | |
| JPH04229488A (ja) | 仮想マルチポートｒａｍ構造 | |
| Dickinson et al. | A systolic architecture for high speed pipelined memories | |
| JP2000207273A (ja) | メモリ制御方式 | |
| JP2870285B2 (ja) | レジスタ | |
| JP3074897B2 (ja) | メモリ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030204 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20040428 |