JP2000207273A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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Abstract
(57)【要約】
【課題】メモリを複数のデバイスで共用できるメモリ制
御方式を提供する。 【解決手段】ライト部およびリード部を有する２ポート
メモリ１、ライト部より書き込みリード部より読み出す
複数のプロセッサ２、３と、２ポートメモリ１に書き込
むプロセッサ２、３を切り替えるためのＭＰＸ１５、１
６と、プロセッサ２、３からそれぞれライト信号を入力
してＭＰＸ１５、１６を切り替えるライト信号発生部４
とを備えている。
御方式を提供する。 【解決手段】ライト部およびリード部を有する２ポート
メモリ１、ライト部より書き込みリード部より読み出す
複数のプロセッサ２、３と、２ポートメモリ１に書き込
むプロセッサ２、３を切り替えるためのＭＰＸ１５、１
６と、プロセッサ２、３からそれぞれライト信号を入力
してＭＰＸ１５、１６を切り替えるライト信号発生部４
とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのセット商品
の中に、マイクロコンピュータ、ＤＳＰ、ＡＳＩＣ等の
デバイスを用いたシステム設計のデータの共有にかかる
メモリ制御方式に関するものである。
の中に、マイクロコンピュータ、ＤＳＰ、ＡＳＩＣ等の
デバイスを用いたシステム設計のデータの共有にかかる
メモリ制御方式に関するものである。
【０００２】
【従来の技術】近年、携帯電話、ＤＶＤ、ＳＴＢに代表
される様に半導体分野は急速な発展を遂げている。これ
は、ＬＳＩがマイクロコンピュータ、ＤＳＰ、ＡＳＩＣ
の壁がなくなり、システムＬＳＩすなわち１チップ化の
時代の訪れでもある。また、実装技術の急速な進歩で物
理的に別のチップを１パッケージに封止するＭＣＭを用
いたセット商品も数多くある。そこで、複数のデバイス
を用いたシステムの情報の受け渡しのため、メモリある
いはレジスタを共有出来ると、実装面積、コスト面で非
常に大きな効果が得られる。１つのメモリを共有化でき
ると、データ通信にも応用でき、大容量なデータの受け
渡しが容易になる。
される様に半導体分野は急速な発展を遂げている。これ
は、ＬＳＩがマイクロコンピュータ、ＤＳＰ、ＡＳＩＣ
の壁がなくなり、システムＬＳＩすなわち１チップ化の
時代の訪れでもある。また、実装技術の急速な進歩で物
理的に別のチップを１パッケージに封止するＭＣＭを用
いたセット商品も数多くある。そこで、複数のデバイス
を用いたシステムの情報の受け渡しのため、メモリある
いはレジスタを共有出来ると、実装面積、コスト面で非
常に大きな効果が得られる。１つのメモリを共有化でき
ると、データ通信にも応用でき、大容量なデータの受け
渡しが容易になる。
【０００３】従来、２ポートメモリの使い方は特開平４
−３２８６６７号に記載されたものが知られている。
−３２８６６７号に記載されたものが知られている。
【０００４】図３に、従来の２つのデバイスがメモリを
共有する手段として、２ポートメモリを用いて実現して
いる構造を示しており、具体的な説明を図３を用いなが
ら説明する。１は２ポートメモリ、２は第１プロセッ
サ、３は第２プロセッサ、８と９は第１プロセッサ２が
２ポートメモリ１をアクセスするためのアドレスバスと
データバス、７と２２は第１プロセッサ２が２ポートメ
モリ１をアクセスするためのリード信号とライト信号、
１１と１２は第２プロセッサ３が２ポートメモリ１をア
クセスするためのアドレスバスとデータバス、１０と２
３は第２プロセッサ３が２ポートメモリ１をアクセスす
るためのリード信号とライト信号、４９は第１プロセッ
サ２が２ポートメモリ１にライトアクセスをしたとき、
第２プロセッサ２が同じタイミングで同じアドレスにラ
イトアクセス中である事を示すＢＵＳＹ信号、５０は第
２プロセッサ３が２ポートメモリ１にライトアクセスを
したとき、第１プロセッサ２が同じタイミングで同じア
ドレスにライトアクセス中である事を示すＢＵＳＹ信号
である。
共有する手段として、２ポートメモリを用いて実現して
いる構造を示しており、具体的な説明を図３を用いなが
ら説明する。１は２ポートメモリ、２は第１プロセッ
サ、３は第２プロセッサ、８と９は第１プロセッサ２が
２ポートメモリ１をアクセスするためのアドレスバスと
データバス、７と２２は第１プロセッサ２が２ポートメ
モリ１をアクセスするためのリード信号とライト信号、
１１と１２は第２プロセッサ３が２ポートメモリ１をア
クセスするためのアドレスバスとデータバス、１０と２
３は第２プロセッサ３が２ポートメモリ１をアクセスす
るためのリード信号とライト信号、４９は第１プロセッ
サ２が２ポートメモリ１にライトアクセスをしたとき、
第２プロセッサ２が同じタイミングで同じアドレスにラ
イトアクセス中である事を示すＢＵＳＹ信号、５０は第
２プロセッサ３が２ポートメモリ１にライトアクセスを
したとき、第１プロセッサ２が同じタイミングで同じア
ドレスにライトアクセス中である事を示すＢＵＳＹ信号
である。
【０００５】
【発明が解決しようとする課題】従来の構成では、１つ
の２ポートメモリに対してライト側とレフト側にそれぞ
れ１つづつ２つのデバイスしかアクセスする事ができな
かった。
の２ポートメモリに対してライト側とレフト側にそれぞ
れ１つづつ２つのデバイスしかアクセスする事ができな
かった。
【０００６】また、ＢＵＳＹ信号が発生している時は、
メモリのライトアクセスは出来ないため、ＢＵＳＹ中が
完了するまでプロセッサは待機する必要がある。
メモリのライトアクセスは出来ないため、ＢＵＳＹ中が
完了するまでプロセッサは待機する必要がある。
【０００７】ＢＵＳＹ信号は保持されないので、プロセ
ッサのソフトウェアで直接状態の監視をする事が困難な
ためフリップフロップで保持する必要がある。この場
合、保持されたＢＵＳＹ信号をプロセッサのソフトウェ
アで監視し、待機中であったならば、リライトする処置
を施すことで実現していた。
ッサのソフトウェアで直接状態の監視をする事が困難な
ためフリップフロップで保持する必要がある。この場
合、保持されたＢＵＳＹ信号をプロセッサのソフトウェ
アで監視し、待機中であったならば、リライトする処置
を施すことで実現していた。
【０００８】このメモリ制御方式においては、１つの２
ポートメモリを如何にして、複数のデバイスで共有する
かという事と、さらにはＢＵＳＹ中の待機処理を自動化
しソフトウエアでのリトライをなくす事が要求されてい
る。
ポートメモリを如何にして、複数のデバイスで共有する
かという事と、さらにはＢＵＳＹ中の待機処理を自動化
しソフトウエアでのリトライをなくす事が要求されてい
る。
【０００９】したがって、この発明は、上記課題を解決
する事を目的とし、メモリを複数のデバイスで共用でき
るメモリ制御方式を提供することである。
する事を目的とし、メモリを複数のデバイスで共用でき
るメモリ制御方式を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載のメモリ制
御方式は、ライト部およびリード部を有する記憶手段
と、ライト部より書き込みリード部より読み出す複数の
デバイスと、記憶手段に書き込むデバイスのバスを切り
替えるための切り替え手段と、複数のデバイスからそれ
ぞれライト指令を入力して切り替え手段を切り替えるメ
モリライト信号発生部とを備えたものである。
御方式は、ライト部およびリード部を有する記憶手段
と、ライト部より書き込みリード部より読み出す複数の
デバイスと、記憶手段に書き込むデバイスのバスを切り
替えるための切り替え手段と、複数のデバイスからそれ
ぞれライト指令を入力して切り替え手段を切り替えるメ
モリライト信号発生部とを備えたものである。
【００１１】請求項１記載のメモリ制御方式によれば、
例えば１つの２ポートメモリのライト操作を、複数のデ
バイスで共有することができる。
例えば１つの２ポートメモリのライト操作を、複数のデ
バイスで共有することができる。
【００１２】請求項２記載のメモリ制御方式は、請求項
１において、記憶手段から読み出すデバイスのバスを切
り替えるための切り替え手段と、複数のデバイスからそ
れぞれリード指令を入力して切り替え手段を切り替える
メモリリード信号発生部とを有するものである。
１において、記憶手段から読み出すデバイスのバスを切
り替えるための切り替え手段と、複数のデバイスからそ
れぞれリード指令を入力して切り替え手段を切り替える
メモリリード信号発生部とを有するものである。
【００１３】請求項２記載のメモリ制御方式によれば、
請求項１と同様な効果のほか、例えば１つの２ポートメ
モリのリード操作を、複数のデバイスで共有することが
できる。
請求項１と同様な効果のほか、例えば１つの２ポートメ
モリのリード操作を、複数のデバイスで共有することが
できる。
【００１４】請求項３記載のメモリ制御方式は、請求項
１または請求項２において、デバイスのアドレスバスお
よびデータバスをラッチするラッチ手段を有し、複数の
デバイスの同時アクセス時に切り替え手段を順次に切り
替えさせるものである。
１または請求項２において、デバイスのアドレスバスお
よびデータバスをラッチするラッチ手段を有し、複数の
デバイスの同時アクセス時に切り替え手段を順次に切り
替えさせるものである。
【００１５】請求項３記載のメモリ制御方式によれば、
請求項１または請求項２と同様な効果のほか、複数のデ
バイスが同時に記憶手段にアクセスされても各デバイス
のバスを順次に切り替えるように調停するので、ＢＵＳ
Ｙ信号をケアすることなく２ポートメモリにアクセスで
き、ＢＵＳＹ中の待機処理を自動化しソフトウェアでの
リトライが不要になる。
請求項１または請求項２と同様な効果のほか、複数のデ
バイスが同時に記憶手段にアクセスされても各デバイス
のバスを順次に切り替えるように調停するので、ＢＵＳ
Ｙ信号をケアすることなく２ポートメモリにアクセスで
き、ＢＵＳＹ中の待機処理を自動化しソフトウェアでの
リトライが不要になる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図１および図２を用いて説明する。図１は本発明
のブロック図、図２はそのタイミングチャートを示す。
このメモリ制御方式は、１つの２ポートメモリのライト
操作を、３つ以上のデバイスで共有するという作用を行
うものである。
いて、図１および図２を用いて説明する。図１は本発明
のブロック図、図２はそのタイミングチャートを示す。
このメモリ制御方式は、１つの２ポートメモリのライト
操作を、３つ以上のデバイスで共有するという作用を行
うものである。
【００１７】図１において、１は２ポートメモリ、２は
複数のデバイスの１つ目の第１プロセッサ、３は複数の
デバイスの２つ目の第２プロセッサ、４は複数のデバイ
スのライト信号からどのデバイスのライト信号か判断
し、２ポートメモリ１のライト専用側にデータを与える
ライト信号発生部、５は第１プロセッサ２と第２プロセ
ッサが同時にライトアクセスした時第２プロセッサ３の
アドレスを１サイクル保持させるゲートアドレスレジス
タ、６は第１プロセッサ２と第２プロセッサ３が同時に
ライトアクセスした時第２プロセッサ３のデータを１サ
イクル保持させるゲートデータレジスタ、７は第１プロ
セッサ２の指令のライト信号（ライト１）、８は第１プ
ロセッサ２のアドレスバス、９は第１プロセッサ２のデ
ータバス、１０は第２プロセッサ３の指令のライト信号
（ライト２）、１１は第２プロセッサ３のアドレスバ
ス、１２は第２プロセッサ３のデータバス、１３はアド
レスレジスタ５の出力信号、１４はデータレジスタ６の
出力信号、１５は第１プロセッサ２のアドレスバスと第
２プロセッサ３のアドレスバスの切り替え部、１６は第
１プロセッサ２のデータバスと第２プロセッサ３のデー
タバスの切り替え部、１７は２ポートメモリ１のライト
アドレス、１８は２ポートメモリ１のライトデータ、１
９は第１プロセッサ２の指令のライト信号（ライト１）
と第２プロセッサ３の指令のライト信号（ライト２）を
デコードして２ポートメモリ１にどちらのアドレスバ
ス、データバスを与えるか決定する信号、２０は２ポー
トメモリ１に対してのライト信号、２１はアドレスレジ
スタ５とデータレジスタ６のラッチ信号、２２は第１プ
ロセッサ２の指令のリード信号、２３は第２プロセッサ
３の指令のリード信号、２４は複数のデバイスのリード
信号からどのデバイスのリード信号か判断し、２ポート
メモリ１のリード専用側にアドレスを与え、データを取
り込むためのリード信号発生部、２５は第１プロセッサ
２のアドレスバスと第２プロセッサ３のアドレスバスの
切り替え部、２６は第１プロセッサ２のデータバスと第
２プロセッサ３のデータバスの切り替え部、２７は第１
プロセッサ２のリード信号２２と第２プロセッサ３のリ
ード信号２３をデコードして２ポートメモリ１にどちら
のアドレスバス、データバスを与えるか決定する信号で
ある。
複数のデバイスの１つ目の第１プロセッサ、３は複数の
デバイスの２つ目の第２プロセッサ、４は複数のデバイ
スのライト信号からどのデバイスのライト信号か判断
し、２ポートメモリ１のライト専用側にデータを与える
ライト信号発生部、５は第１プロセッサ２と第２プロセ
ッサが同時にライトアクセスした時第２プロセッサ３の
アドレスを１サイクル保持させるゲートアドレスレジス
タ、６は第１プロセッサ２と第２プロセッサ３が同時に
ライトアクセスした時第２プロセッサ３のデータを１サ
イクル保持させるゲートデータレジスタ、７は第１プロ
セッサ２の指令のライト信号（ライト１）、８は第１プ
ロセッサ２のアドレスバス、９は第１プロセッサ２のデ
ータバス、１０は第２プロセッサ３の指令のライト信号
（ライト２）、１１は第２プロセッサ３のアドレスバ
ス、１２は第２プロセッサ３のデータバス、１３はアド
レスレジスタ５の出力信号、１４はデータレジスタ６の
出力信号、１５は第１プロセッサ２のアドレスバスと第
２プロセッサ３のアドレスバスの切り替え部、１６は第
１プロセッサ２のデータバスと第２プロセッサ３のデー
タバスの切り替え部、１７は２ポートメモリ１のライト
アドレス、１８は２ポートメモリ１のライトデータ、１
９は第１プロセッサ２の指令のライト信号（ライト１）
と第２プロセッサ３の指令のライト信号（ライト２）を
デコードして２ポートメモリ１にどちらのアドレスバ
ス、データバスを与えるか決定する信号、２０は２ポー
トメモリ１に対してのライト信号、２１はアドレスレジ
スタ５とデータレジスタ６のラッチ信号、２２は第１プ
ロセッサ２の指令のリード信号、２３は第２プロセッサ
３の指令のリード信号、２４は複数のデバイスのリード
信号からどのデバイスのリード信号か判断し、２ポート
メモリ１のリード専用側にアドレスを与え、データを取
り込むためのリード信号発生部、２５は第１プロセッサ
２のアドレスバスと第２プロセッサ３のアドレスバスの
切り替え部、２６は第１プロセッサ２のデータバスと第
２プロセッサ３のデータバスの切り替え部、２７は第１
プロセッサ２のリード信号２２と第２プロセッサ３のリ
ード信号２３をデコードして２ポートメモリ１にどちら
のアドレスバス、データバスを与えるか決定する信号で
ある。
【００１８】このメモリ制御方式は、記憶手段例えば２
ポートメモリ１のライト側またはレフト側をライト部の
専用とし、その反対側をリード部の専用とし、複数のデ
バイス例えば第１プロセッサ２および第２プロセッサ３
がライト部より書き込み、リード部より読み出す。その
際に切り替え手段例えばＭＰＸ（マルチプレクサ）１
５、１６で２ポートメモリ１に対して書き込みするプロ
セッサ２、３を切り替える。メモリライト信号発生調停
部例えばライト信号発生部４はプロセッサ２、３からそ
れぞれライト信号７、１０を入力してＭＰＸ１５、１６
を切り替える。また第２プロセッサ３のアドレスバス１
１およびデータバス１２をラッチするラッチ手段例えば
アドレスレジスタ５およびデータレジスタ６を有し、プ
ロセッサ２、３の同時アクセスによる書き込み時にライ
ト信号発生部４より選択信号を受けてＭＰＸ１５、１６
を順次に切り替えさせる。
ポートメモリ１のライト側またはレフト側をライト部の
専用とし、その反対側をリード部の専用とし、複数のデ
バイス例えば第１プロセッサ２および第２プロセッサ３
がライト部より書き込み、リード部より読み出す。その
際に切り替え手段例えばＭＰＸ（マルチプレクサ）１
５、１６で２ポートメモリ１に対して書き込みするプロ
セッサ２、３を切り替える。メモリライト信号発生調停
部例えばライト信号発生部４はプロセッサ２、３からそ
れぞれライト信号７、１０を入力してＭＰＸ１５、１６
を切り替える。また第２プロセッサ３のアドレスバス１
１およびデータバス１２をラッチするラッチ手段例えば
アドレスレジスタ５およびデータレジスタ６を有し、プ
ロセッサ２、３の同時アクセスによる書き込み時にライ
ト信号発生部４より選択信号を受けてＭＰＸ１５、１６
を順次に切り替えさせる。
【００１９】具体的な動作の流れを図２のタイミングチ
ャートを用いながら説明する。
ャートを用いながら説明する。
【００２０】まず、図２の（３０）に示す様なＬレベル
で第１プロセッサ２がライトアクセス（７）し、第２プ
ロセッサ３はライトアクセス（１０）のない状態では、
表１のライト信号発生部の一部であるデコーダの表１の
真理値表から１９のＭＰＸの選択信号は「０」のＬレベ
ル（３２）となり、第１プロセッサ２のアドレス、デー
タバスが選択される。２０の２ポートメモリに対しての
ライト信号は７，８の論理和をとっているため、２ポー
トメモリのライト信号（３１）は（３０）からドライブ
される。
で第１プロセッサ２がライトアクセス（７）し、第２プ
ロセッサ３はライトアクセス（１０）のない状態では、
表１のライト信号発生部の一部であるデコーダの表１の
真理値表から１９のＭＰＸの選択信号は「０」のＬレベ
ル（３２）となり、第１プロセッサ２のアドレス、デー
タバスが選択される。２０の２ポートメモリに対しての
ライト信号は７，８の論理和をとっているため、２ポー
トメモリのライト信号（３１）は（３０）からドライブ
される。
【００２１】
【表１】 次に、（３５）に示す様なＬレベルで第２プロセッサ３
がライトアクセス（１０）し、第１プロセッサ２はライ
トアクセス（７）のない状態では、真理値表から１９の
ＭＰＸの選択信号は「１」のＨレベルとなり、第２プロ
セッサ３のアドレス、データバスが選択される。２０の
２ポートメモリ１に対してのライト信号は７，８の論理
和をとっているため、２ポートメモリ１のライト信号
（３６）は（３５）がドライブする。
がライトアクセス（１０）し、第１プロセッサ２はライ
トアクセス（７）のない状態では、真理値表から１９の
ＭＰＸの選択信号は「１」のＨレベルとなり、第２プロ
セッサ３のアドレス、データバスが選択される。２０の
２ポートメモリ１に対してのライト信号は７，８の論理
和をとっているため、２ポートメモリ１のライト信号
（３６）は（３５）がドライブする。
【００２２】次に（３９）に示す様な第１プロセッサ２
がライトアクセスし、（４２）に示すような第２プロセ
ッサ３もライトアクセスした場合のケースでは同時にラ
イト操作は不可能なため調停を行い、第１プロセッサ２
を先にライトしてから、１サイクル遅らせて第２プロセ
ッサ３のライト操作を行うことになる。そのため、少々
複雑な回路が必要になるが本実施の形態を用いる事より
自動的に操作が可能となる。
がライトアクセスし、（４２）に示すような第２プロセ
ッサ３もライトアクセスした場合のケースでは同時にラ
イト操作は不可能なため調停を行い、第１プロセッサ２
を先にライトしてから、１サイクル遅らせて第２プロセ
ッサ３のライト操作を行うことになる。そのため、少々
複雑な回路が必要になるが本実施の形態を用いる事より
自動的に操作が可能となる。
【００２３】まず、（３９）と（４２）のように共にＬ
レベルの時は、真理値表から１９のＭＰＸの選択信号は
「０」のＬレベル（４４）となり、第１プロセッサ２の
アドレス、データバスが選択される。２０の２ポートメ
モリ１に対してのライト信号は７，１０の論理和をとっ
ているため、２ポートメモリのライト信号（４３）は
（３９）からドライブされている。
レベルの時は、真理値表から１９のＭＰＸの選択信号は
「０」のＬレベル（４４）となり、第１プロセッサ２の
アドレス、データバスが選択される。２０の２ポートメ
モリ１に対してのライト信号は７，１０の論理和をとっ
ているため、２ポートメモリのライト信号（４３）は
（３９）からドライブされている。
【００２４】第２プロセッサ３のアドレスバス、データ
バスを１サイクル遅らせるための信号の生成方法は、第
１プロセッサ２のライトパルス（３９）かつ第２プロセ
ッサ３のライトパルス（４２）がＬレベルであれば、ア
ドレスラッチ信号２１をＬレベル（４５）にし、この信
号を使って第２プロセッサ３のアドレスバス（４０）、
データバス（４１）を１サイクル遅らせ、ラッチ後のア
ドレスおよびデータのレジスタ５、６の出力信号１３、
１４に（４７）および（４８）の信号を生成する。
バスを１サイクル遅らせるための信号の生成方法は、第
１プロセッサ２のライトパルス（３９）かつ第２プロセ
ッサ３のライトパルス（４２）がＬレベルであれば、ア
ドレスラッチ信号２１をＬレベル（４５）にし、この信
号を使って第２プロセッサ３のアドレスバス（４０）、
データバス（４１）を１サイクル遅らせ、ラッチ後のア
ドレスおよびデータのレジスタ５、６の出力信号１３、
１４に（４７）および（４８）の信号を生成する。
【００２５】さらに（４２）のＬレベルを１サイクル遅
らせて（４６）のＬレベルをライト信号２０に生成す
る。また（４６）の終了側となる立ち上がりエッヂで
（４５）をＨレベルに戻す。このようにして同時アクセ
ス時の調停が行なわれる。
らせて（４６）のＬレベルをライト信号２０に生成す
る。また（４６）の終了側となる立ち上がりエッヂで
（４５）をＨレベルに戻す。このようにして同時アクセ
ス時の調停が行なわれる。
【００２６】請求項２に示す内容についての具体的説明
に関しては、上記ライトアクセス時と考え方は同じであ
り、２４のリード信号発生部として、２２，２３のリー
ド信号に対しての働きかけである。すなわち、２ポート
メモリ１から読み出すプロセッサ２、３を切り替える切
り替え手段例えばＭＰＸ２５、２６と、プロセッサ２、
３からそれぞれリード信号２２、２３を入力してＭＰＸ
２５、２６を切り替えるメモリリード信号発生調停部た
とえばリード信号発生部２４を有するものである。
に関しては、上記ライトアクセス時と考え方は同じであ
り、２４のリード信号発生部として、２２，２３のリー
ド信号に対しての働きかけである。すなわち、２ポート
メモリ１から読み出すプロセッサ２、３を切り替える切
り替え手段例えばＭＰＸ２５、２６と、プロセッサ２、
３からそれぞれリード信号２２、２３を入力してＭＰＸ
２５、２６を切り替えるメモリリード信号発生調停部た
とえばリード信号発生部２４を有するものである。
【００２７】請求項３に関しても上記の説明に含まれる
ように２ポートメモリのＢＵＳＹ信号を使用していない
ので、コンテンション（同じアドレスに同タミングで書
き込むこと）に注意を払う必要がない。
ように２ポートメモリのＢＵＳＹ信号を使用していない
ので、コンテンション（同じアドレスに同タミングで書
き込むこと）に注意を払う必要がない。
【００２８】なお、以上の説明では、メモリ制御方式を
単品のデバイスで構成した例で説明したが、その他のＭ
ＣＭや単一シリコンチップに統合したシステムＬＳＩに
ついても同様に実施可能である。
単品のデバイスで構成した例で説明したが、その他のＭ
ＣＭや単一シリコンチップに統合したシステムＬＳＩに
ついても同様に実施可能である。
【００２９】また記憶手段は、２ポートメモリ１の代わ
りに、ロジックで組んだレジスタでも可能であり、バス
を切り替える切り替え手段のＭＰＸについてはハイイン
ピーダンス制御のバッファでも可能であり、またデバイ
スについては、プロセッサのほか、ＤＳＰ、ＡＳＩＣ等
でも同様実施可能である。
りに、ロジックで組んだレジスタでも可能であり、バス
を切り替える切り替え手段のＭＰＸについてはハイイン
ピーダンス制御のバッファでも可能であり、またデバイ
スについては、プロセッサのほか、ＤＳＰ、ＡＳＩＣ等
でも同様実施可能である。
【００３０】さらに実施の形態では２つのデバイスで説
明しているが、ライト信号発生部、およびリード信号発
生部のデコーダと、バス切り替え手段を増やすことでｎ
個まで対応する事も可能である。
明しているが、ライト信号発生部、およびリード信号発
生部のデコーダと、バス切り替え手段を増やすことでｎ
個まで対応する事も可能である。
【００３１】
【発明の効果】請求項１記載のメモリ制御方式によれ
ば、例えば１つの２ポートメモリのライト操作を、複数
のデバイスで共有することができる。
ば、例えば１つの２ポートメモリのライト操作を、複数
のデバイスで共有することができる。
【００３２】請求項２記載のメモリ制御方式によれば、
請求項１と同様な効果のほか、例えば１つの２ポートメ
モリのリード操作を、複数のデバイスで共有することが
できる。
請求項１と同様な効果のほか、例えば１つの２ポートメ
モリのリード操作を、複数のデバイスで共有することが
できる。
【００３３】請求項３記載のメモリ制御方式によれば、
請求項１または請求項２と同様な効果のほか、ＢＵＳＹ
信号をケアすることなく例えば２ポートメモリにアクセ
スでき、ＢＵＳＹ中の待機処理を自動化しソフトウェア
でのリトライが不要になる。
請求項１または請求項２と同様な効果のほか、ＢＵＳＹ
信号をケアすることなく例えば２ポートメモリにアクセ
スでき、ＢＵＳＹ中の待機処理を自動化しソフトウェア
でのリトライが不要になる。
【図１】本発明の第１の実施の形態のメモリ制御方式を
示すブロック図である。
示すブロック図である。
【図２】そのメモリ制御方式のタイミングチャートであ
る。
る。
【図３】従来の２ポートメモリの使用例を示すブロック
図である。
図である。
１ ２ポートメモリ ２ 複数のデバイスの１つ目のプロセッサ１ ３ 複数のデバイスの２つ目のプロセッサ２ ４ ライト信号発生部 ５ アドレスを１サイクル保持させるゲートレジスタ ６ データを１サイクル保持させるゲートレジスタ ７ プロセッサ１のライト信号 ８ プロセッサ１のアドレスバス ９ プロセッサ１のデータバス １０ プロセッサ２のライト信号 １１ プロセッサ２のアドレスバス １２ プロセッサ２のデータバス １３ アドレスレジスタの出力信号 １４ データレジスタの出力信号 １５ アドレスバスの切り替え部 １６ データバスの切り替え部 １７ ２ポートメモリのライトアドレス １８ ２ポートメモリのライトデータ １９ ２ポートメモリにどちらのアドレスバス、データ
バスを与えるか決定する信号 ２０ ２ポートメモリに対してのライト信号 ２１ アドレスレジスタ、データレジスタのラッチ信号 ２２ プロセッサ１のリード信号 ２３ プロセッサ２のリード信号 ２４ リード信号発生部 ２５ アドレスバスの切り替え部 ２６ データバスの切り替え部、 ２７ ２ポートメモリにどちらのアドレスバス、データ
バスを与えるか決定する信号 ２８ プロセッサ１のアドレス ２９ プロセッサ１のデータ ３０ プロセッサ１のライトパルス ３１ ２ポートメモリのライトパルス ３２ ２ポートメモリのアドレス、データの選択信号 ３３ プロセッサ２のアドレス ３４ プロセッサ２のデータ ３５ プロセッサ２のライトパルス ３６ ２ポートメモリのライトパルス ３７ プロセッサ１のアドレス ３８ プロセッサ１のデータ ３９ プロセッサ１のライトパルス ４０ プロセッサ２のアドレス ４１ プロセッサ２のデータ ４２ プロセッサ２のライトパルス ４３ ２ポートメモリのライトパルス ４４ ２ポートメモリのアドレス、データの選択信号 ４５ アドレス、データラッチ信号 ４６ ２ポートメモリのライトパルス ４７ ラッチ後のアドレス ４８ ラッチ後のデータ ４９ プロセッサ１に対するＢＵＳＹ信号 ５０ プロセッサ２に対するＢＵＳＹ信号
バスを与えるか決定する信号 ２０ ２ポートメモリに対してのライト信号 ２１ アドレスレジスタ、データレジスタのラッチ信号 ２２ プロセッサ１のリード信号 ２３ プロセッサ２のリード信号 ２４ リード信号発生部 ２５ アドレスバスの切り替え部 ２６ データバスの切り替え部、 ２７ ２ポートメモリにどちらのアドレスバス、データ
バスを与えるか決定する信号 ２８ プロセッサ１のアドレス ２９ プロセッサ１のデータ ３０ プロセッサ１のライトパルス ３１ ２ポートメモリのライトパルス ３２ ２ポートメモリのアドレス、データの選択信号 ３３ プロセッサ２のアドレス ３４ プロセッサ２のデータ ３５ プロセッサ２のライトパルス ３６ ２ポートメモリのライトパルス ３７ プロセッサ１のアドレス ３８ プロセッサ１のデータ ３９ プロセッサ１のライトパルス ４０ プロセッサ２のアドレス ４１ プロセッサ２のデータ ４２ プロセッサ２のライトパルス ４３ ２ポートメモリのライトパルス ４４ ２ポートメモリのアドレス、データの選択信号 ４５ アドレス、データラッチ信号 ４６ ２ポートメモリのライトパルス ４７ ラッチ後のアドレス ４８ ラッチ後のデータ ４９ プロセッサ１に対するＢＵＳＹ信号 ５０ プロセッサ２に対するＢＵＳＹ信号
Claims (3)
- 【請求項１】 ライト部およびリード部を有する記憶手
段と、前記ライト部より書き込み前記リード部より読み
出す複数のデバイスと、前記記憶手段に書き込む前記デ
バイスのバスを切り替えるための切り替え手段と、前記
複数のデバイスからそれぞれライト指令を入力して前記
切り替え手段を切り替えるメモリライト信号発生部とを
備えたメモリ制御方式。 - 【請求項２】 記憶手段から読み出すデバイスのバスを
切り替えるための切り替え手段と、複数のデバイスから
それぞれリード指令を入力して前記切り替え手段を切り
替えるメモリリード信号発生部とを有する請求項１記載
のメモリ制御方式。 - 【請求項３】 デバイスのアドレスバスおよびデータバ
スをラッチするラッチ手段を有し、複数の前記デバイス
の同時アクセス時に切り替え手段を順次に切り替えさせ
る請求項１または請求項２記載のメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004235A JP2000207273A (ja) | 1999-01-11 | 1999-01-11 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11004235A JP2000207273A (ja) | 1999-01-11 | 1999-01-11 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207273A true JP2000207273A (ja) | 2000-07-28 |
Family
ID=11578901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11004235A Pending JP2000207273A (ja) | 1999-01-11 | 1999-01-11 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207273A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464036B1 (ko) * | 2002-09-07 | 2005-01-03 | 엘지전자 주식회사 | 멀티프로세서의 정보 교환 장치 |
| WO2006137649A1 (en) * | 2005-06-23 | 2006-12-28 | Mtekvision Co., Ltd. | Memory share by a plurality of processors |
-
1999
- 1999-01-11 JP JP11004235A patent/JP2000207273A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464036B1 (ko) * | 2002-09-07 | 2005-01-03 | 엘지전자 주식회사 | 멀티프로세서의 정보 교환 장치 |
| WO2006137649A1 (en) * | 2005-06-23 | 2006-12-28 | Mtekvision Co., Ltd. | Memory share by a plurality of processors |
| KR100736902B1 (ko) | 2005-06-23 | 2007-07-10 | 엠텍비젼 주식회사 | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 |
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