JPS63305448A - メモリインタフェ−ス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の論理方式に係り、特に命令処
理装置と記憶装置との間で高速かつ大量のデータ転送を
必要とする場合に好適なメモリインタフェース制御方式
に関するものである。

〔従来の技術〕

従来、高性能な情報処理装置を構成するための論理方式
として、バッファ記憶方式やパイプライン制御方式が知
られている。バッファ記憶方式は、主記憶装置に用いら
れる記憶素子と命令処理装置に用いられる論理素子のス
ピードの差を吸収するために、主記憶装置と命令処理装
置の間に小容量で高速なバッファ記憶装置を設けて、よ
く使うデータはコピーをバッファ記憶装置に持って高速
にアクセスできるようにしたものである。一方、パイプ
ライン制御方式は、命令処理を複数の処理ステージに分
割し、各処理ステージ（パイプライン）に命令を次々に
流すことにより、情報処理装置全体から見た命令処理を
高速化したものである。１マシンサイクル毎に命令をデ
コードし、パイプラインで命令を実行する命令処理装置
においては。

１マシンサイクル毎に命令とそれを実行するために必要
なデータを記憶装置から読み出す必要があり、例えば日
経エレクトロニクス１９８６年６月２日号１９１頁から
１９３頁に記載されているように、バッファ記憶装置と
して命令のコピーを置く命令バッファとデータのコピー
を置くデータバッファの２面を設けることが行なわれて
いる。

〔発明が解決しようとする問題点〕

上記従来技術は、汎用計算機としては理想的であるが、
このような情報処理装置を特定の業務に使用する場合に
は汎用計算機のように大容量の主記憶装置は必要なく、
比較的小容量の記憶装置を直接アクセスするようにした
ほうがバッファ記憶装置にデータがないときの記憶装置
からバッファ記憶装置へのデータ転送のオーバヘッドが
なくなり性能の点から望ましい。しかし、命令とデータ
は混在して記憶装置に阿かれるために記憶装置が２面必
要になる。記憶装置は比較的小容量でよいとは言えバッ
ファ記憶装置よりは大容量を必要とするため、記憶装置
を２面設けることは素子が２倍必要になり、実装面積が
２倍になってアクセス時間が大きくなるという問題があ
る。

本発明の目的は、このような従来の問題を解決し、バッ
ファ記憶装置を持たないで比較的小容量の記憶装置を直
接アクセスする情報処理装置において、命令処理装置と
記憶装置と間のデータ転送能力を向上させ、高速かつ大
量のデータ転送可能なメモリインタフェース制御方式を
提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決するため１本発明のメモリインタフェ
ース制御方式は、命令処理装置と記憶装置間がアドレス
信号線とデータ信号線で接続され。

これらの信号線によりメモリインタフェース制御を行う
情報処理装置において、上記記憶装置のドライバ内に書
き込みデータを保持する手段、読み出しデータを保持す
る手段およびアドレスデータを保持する手段を、上記命
令処理装置内には上記書き込みデータを上記アドレス信
号線またはデータ信号線により転送制御を行う制御手段
を設け、上記３つのデータ保持手段によりパイプライン
制御を行い、上記命令処理装置から記憶装置への読み出
しに続く書き込みを行う場合、以前の読み出しデータを
上記データ信号線で転送中は、上記制御手段により読み
出しに続く書き込みデータを上記アドレス信号線により
転送することに特徴がある。

また、本発明のメモリインタフェース制御方式は、命令
処理装置と記憶装置間がアドレス信号線とデータ信号線
で接続され、これらの信号線によりメモリインタフェー
ス制御を行う情報処理装置において、上記記憶装置のド
ライバ内に書き込みデータを保持する手段と、読み出し
データを保持する手段と、アドレスデータを保持する手
段とを設け、該３つのデータ保持手段によりパイプライ
ン制御を行い、上記記憶装置からの読み出しデータの転
送と記憶装置への書き込みデータの転送とが同じタイミ
ングになる場合、該書き込みデータの転送を、上記読み
出しデータの転送に優先させることに特徴がある。

〔作用〕

本発明においては、記憶装置の記憶素子として使用する
ＲＡＭ単体のアクセス時間に比較して、命令処理装置か
らＲＡＭを駆動するドライバの遅延時間、命令処理装置
とＲＡＭの間の配線による遅延時間が大きいことに着目
し、記憶装置を２面設ける代りに時分割で使用する。こ
のため、記憶装置のＲＡＭを複数のグループに分割して
ＲＡＭを駆動するドライバの負荷を小さくし配線を短く
する。しかもこのドライバにアドレスレジスタとデータ
レジスタを内蔵することにより、パイプラインで記憶装
置をアクセスできるようにする。また、読み出しデータ
と書き込みデータの転送が衝突して書き込みデータが転
送されてこないことにより、ＲＡＭアクセスが待たされ
ることのないように制御する。これにより、１マシンサ
イクルに２回記憶装置をアクセスできるようになり、命
令バッファ記憶装置とデータバッファ記憶装置を持った
と同じデータ転送能力が得られる。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明する
。

第１図は１本発明の第１実施例を示す情報処理装置のメ
モリインタフェース回路のブロック図であり、第２図は
第１図のタイミングチャートである。

第１図、第２図において、１は命令処理装置、２は記憶
装置、３は命令処理装置１が記憶装置２から読み出すデ
ータのアドレスを格納するアドレスレジスタＩＭＡＲ１
４は記憶装置２に書き込むデータを格納する書き込みデ
ータレジスタエＭＷＤＲ１５は記憶表Ｗ２から読み出し
たデータを格納する読み出しデータレジスタＩＭＲＤＲ
５６はアドレスレジスタＩＭＡＲ３と書き込みデータレ
ジスタＩＭＷＤＲ４の出力信号を選択するセレクタ、７
はセレクタ６の出力信号をメモリアドレス・データ線９
に出力するドライバ、８は書き込みデータレジスタＩＭ
ＷＤＲ４の出力信号をメモリデータ線１ｏに出力するド
ライバである６１０１〜１２４はＲＡＭ、１１，２１．
３１は各々グループに分割したＲＡＭ１０１〜１０８，
１０９〜１１６゜１１７〜１２４を駆動するドライバチ
ップである。

１２．２２．３２はドライバチップ１１，２１，３１内
のメモリアドレスレジスタＢＭＡＲ１１３，２３゜３３
はドライバチップ１１，２１．３１内のＲＡＭの書き込
みデータまたは読み出しデータを格納するメモリデータ
レジスタＢＭＤＲ１１４，２４，３４はメモリアドレス
・データ線９．メモリ・データ線１０．ＲＡＭｌ０１〜
１２４からのデータ出力信号からメモリデータレジスタ
ＢＭＤＲ１３，２３゜３３への入力信号を選択するセレ
クタ、１５，２５゜３５は各々ＲＡＭｌ０１〜１０８，
１０９〜１１６゜１１７〜１２４のアドレス入力を駆動
するドライバ、１６，２６．３６はＲＡＭへデータを書
き込むときにＲＡＭのデータ入力を駆動するドライバ。

１７．２７，３７はメモリデータ線１ｏを駆動するドラ
イバである。

次に各部の動作を第２図のタイミングチャートを用いて
説明する。

このタイミングチャートは、■番地（Ａの）、■番地（
Ａ■）のデータＤ■、Ｄ■を読み出し、■番地（Ａ■）
にデータＤ■を書き込み、■番地（Ａ■）のデータＤ■
を読み出し、■番地（Ａ■）、■番地（八〇）にデータ
Ｄ■、Ｄ■を書き込むケースを示している６本実施例の
情報処理装置はＴｏ、Ｔｌ。

Ｔ２．Ｔ３の４相のクロック信号で動作している。

命令処理装置１内のアドレスレジスタＩＭＡＲ３はクロ
ック信号ＴｏまたはＴ２でセットされる。

メモリへデータの読み出しか書き込みかを示す信号（図
示していない）とともに、メモリアドレス信号はセレク
タ６、ドライバ７によりメモリアドレス・データ線９を
介して、ドライバチップ１１゜２１．３１内のアドレス
レジスタＢＭＡＲ１２゜２２．３２に入力され、クロッ
ク信号Ｔ１またはＴ３でセットされる。ここで、記憶装
置２からデータを読み出す場合、ドライバ１５，２５．
３５は各々ＲＡＭ　１０１〜ｌ　Ｏ８，１０９〜１１６
，１１７〜１２４のアドレス入力を駆動し、読み出した
データはセレクタ１４，２４．３４を介してクロック信
号Ｔ３またはＴ１でデータレジスタＢＭＤＲ１３，２３
，３３にセットされる。読み出したデータはさらにドラ
イバ１７，２７．３７によりメモリデータ線１０を介し
て命令処理装置１の読み出しデータレジスタＩＭＲＤＲ
５に入力され、クロッり信号ＴｏまたはＴ２でセットさ
れる。

一方、記憶装置２ヘデータを書き込む場合はアドレスと
ともにデータも同じタイミングでＲＡＭに入力する必要
がある。ところが、命令処理装置１から記憶装置２にア
ドレス（Ａ■）とデータ（Ｄ■）を転送しようとしても
、以前に読み出したデータ（Ｄの、Ｄ■）を転送してい
るために、メモリデータ線１０を用いてデータ転送する
ことはできない、そこで、メモリ読み出しに続くメモリ
書き込みはデータをメモリアドレス・データ線９を用い
て転送する。すなわち、クロック信号ＴｏまたはＴ２で
書き込みデータレジスタＩＭＷＤＲ４にセットされたデ
ータはセレクタ６、ドライバ７によりメモリアドレス・
データ線９を介してドライバチップ１１，２１．３１に
入力され、ドライバチップ１１，２１，３１内ではセレ
クタ１４，２４．３４を介してクロック信号Ｔ１または
Ｔ３でデータレジスタＢＭＤＲ１３，２３，３３にセッ
トされる。

このデータ信号は、ドライバ１６，２６．３６によりア
ドレスとともにＲＡＭのデータ入出力に出力され書き込
みが実行される。メモリ書き込みが引き続いて行われる
場合（Ｄ■、Ｄ■の書き込み）、２回目以降（Ｄ■）の
データ転送には以前の読み出しデータ（Ｄ■）の転送が
終了してメモリデータ線１０が空いているためこれを用
いる。すなわち、書き込みデータレジスタＩＭＷＤＲ４
にセットされたデータはドライバ８によりメモリデータ
線１０を介してドライバチップ１１，２１．３１に入力
され、ドライバチップ１１，２１．３１内ではセレクタ
１４，２４．３４を介してクロック信号Ｔ１またはＴ３
でデータレジスタＢＭＤＲ１３，２３゜３３にセットさ
れる。その後のＲＡＭへの書き込みは１回目と同様であ
る。

従来のようにメモリアドレスレジスタ１２，２２゜３２
、メモリデータレジスタ１３，２３．３３を持たない場
合には、第１実施例の場合で言えば。

ＲＡＭのアクセス時間が半マシンサイクルであるのに対
し、命令処理装置１とＲＡＭｌ０１〜１２４の間でのア
ドレスとデータの転送のためにさらに半マシンサイクル
を要してＲＡＭを１マシンサイクルピツチでしか使用で
きない。一方、本第１実施例によれば、読み出し書き込
みが続く最初の書き込みを除いてＲＡＭのアクセス時間
と同じ半マシンサイクルピッチで主記憶装置２をアクセ
スできるので従来に比べ２倍近いメモリスルーブツトの
向上が可能になる。すなわち、１マシンサイクルに２回
記憶装置をアクセスできるようになり、命令バッファ記
憶装置とデータバッファ記憶装置を持ったとほぼ同じデ
ータ転送能力が得られる。

本第１実施例では、メモリ読み出しに続く最初のメモリ
書き込みデータのみをメモリアドレス・データ線９を用
いて転送したが、命令処理装置１と記憶装置２の間の信
号伝搬遅延時間が大きい場合には、以前の読み出しデー
タの転送中は２回以上の書き込みデータの転送をメモリ
アドレス・データ線９を用いて行う。

第３図は、本発明の第２の実施例の情報処理装置のメモ
リインタフェース回路のブロック図であり、第４図は第
３図のタイミングチャートである。

第３図、第４図において、１は命令処理装置、２は記憶
装置、３は命令処理装置１が記憶装置Ｉ！２から読み出
すデータのアドレスを格納するアドレスレジスタＩＭＡ
Ｒ１４は記憶装置ｉ！２に書き込むデータを格納する書
き込みデータレジスタエＭＷＤＲ１５は記憶装置１！２
から読み出したデータを格納する読み出しデータレジス
タエＭＲＤＲ１７はアドレスレジスタＩＭＡＲ３の出力
信号をメモリアドレス線９０に出力するドライバ、８は
書き込みデータレジスタＩＭＷＤＲ４の出力信号をメモ
リデータｇ１０に出力するドライバである。１０１〜１
２４はＲＡＭ、１１，２１．３１は各々グループに分割
したＲＡＭ１０１〜１０８，１０９〜１１６．１１７〜
１２４を駆動するドライバチップである。１２，２２．
３２はドライバチップ１１゜２１．３１内のメモリアド
レスレジスタＢＭＡＲ。

１８．２８．３８はドライバチップ１１，２１．３１内
のＲＡＭの書き込みデータを格納する書き込みデータレ
ジスタＢＭＷＤＲ，１９，２９，３９はドライバチップ
１１，２１．３１内のＲＡＭの読み出しデータを格納す
る読み出しデータレジスタＢＭＲＤＲｌｌ　５，２５．
３５は各々ＲＡＭｌ０１〜１０８，１０９〜１１６．１
１７〜１２４のアドレス入力を駆動するドライバ、１６
．２６．３６はＲＡＭへデータを書き込むときにＲＡＭ
のデータ入力を駆動するドライバ、１７，２７，３７は
メモリデータ線１０を駆動するドライバである。

本第２実施例では、上記第１実施例における第１図のセ
レクタ６、ドライバチップ内のセレクタ１４．２４．３
４に相当するものを設けず、データはメモリデータ線１
０のみで転送し、メモリアドレス線９０は使用しない。

すなわち、メモリアドレス・データ線９（第１図参照）
のように書き込みデータまたは読み出しデータを選択し
て出力することはせず、メモリデータ線１０上の読み出
しデータと書き込みデータが衝突する場合は、書き込み
データの転送を優先させることにより、書き込みデータ
が転送されないためにＲＡＭアクセスが待たされるのを
最小にしている。

第４図のタイミングチャートを用いて第２実施例の動作
を説明する。

第４図のタイミングチャートは、第２図と同じく、■番
地（Ａ■）、■番地（Ａ■）のデータＤ■。

Ｄ■を読み出し、■番地（Ａ■）にデータＤ■を書き込
み、■番地（Ａ■）のデータＤ■を読み出し、■番地（
Ａ■）、■番地（八〇）にデータＤ■、Ｄ■を書き込む
ケースを示している。アドレスレジスタＩＭＡＲ３，Ｂ
ＭＡＲ１２，２２，３２，書き込みデータレジスタＩＭ
ＷＤＲ４，読み出しデータレジスタＩＭＲＤＲ５は上記
第１実施例と同様に制御される。■番地（Ａ■）のデー
タＤ■を読み出して読み出しデータレジスタＩＭＲＤＲ
５にセットするまでは上記第１実施例と同じである。し
かし、■番地（Ａ■）のデータＤ■を読み出して読み出
しデータレジスタＢＭＲＤＲ１９，２９，３９にセット
したとき、命令処理装置１よりアドレス八〇とともにメ
モリへのデータの書き込みを示す信号（図示していない
）が送られ、これにより読み出しデータをメモリデータ
線１０へ出力することを抑止する。一方、命令処理装置
１はこの期間に書き込みデータＤ■をメモリデータ線１
０へ出力し、ドライバチップ１１，２１，３１内の書き
込みデータレジスタＢＭＷＤＲ１８，２８，３８にクロ
ック信号Ｔ２またはＴｏでセットする。ドライバ８゜１
７．２７．３７の出力はクロック信号ＴＯの立上りから
Ｔ１の立上りまでの期間またはＴ２の立上りからＴ３の
立上りまでの期間イネーブルとなり、メモリデータ線１
０へデータ信号が出力される。

読み出しデータＤ■は書き込みデータＤ■の転送後、命
令処理装置１に転送される。読み出しデータＤ■と書き
込みデータＤ■も同様に逆順で転送される。

本第２実施例においても、記憶装置２への読み出し書き
込みが続く最初の書き込みを除いてＲＡＭのアクセス時
間と同じ半マシンサイクルピッチで記憶装［２をアクセ
スできるので、従来に比べて２倍近いメモリスルーブツ
トが得られる。ただし、上記第１実施例と比較すると、
命令処理装置１から見て直後に書き込みが続くメモリ読
み出しはその読み出しデータが到着するのが遅れる。

なお、上記第１実施例および第２実施例では、命令処理
装置と主記憶装置の間のインタフェース制御について説
明したが、これに限らず、バッファ記憶装置の容量が大
きい場合には命令処理装置とバッファ記憶装置の間のイ
ンタフェース回路としても使用できる。

〔発明の効果〕

以上説明したように１本発明によれば、命令処理装置か
らＲＡＭを駆動するドライバの遅延時間、命令処理装置
とＲＡＭの間の配線による遅延時間が、パイプラインで
記憶装置をアクセスすることにより見掛は土兄えなくし
て、ＲＡＭ単体のアクセス時間に近いピッチで記憶装置
をアクセスすることが可能になり、命令処理装置と記憶
装置の間の高速かつ大量のデータ転送が可能になる。従
って、命令バッファとデータバッファの２面のバッファ
記憶装置を設けたと等価なデータ転送能力を得ることが
でき、比較的小容量の記憶装置のみを備えた高性能な情
報処理装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すメモリインタフェー
ス回路のブロック構成図、第２図は本発明の第１実施例
の動作を示すタイミングチャート。 第３図は本発明の第２実施例を示すメモリインタフェー
ス回路のブロック構成図、第４図は本発明の第２実施例
の動作を示すタイミングチャートである。 １：命令処理装置、２：記憶装置、３ニアドレスレジス
タＩＭＡＲ１４：書き込みデータレジスタＩＭＷＤＲ１
５：読み出しデータレジスタＩＭＲＤＲ５６，１４，２
４，３４：セレクタ、７，８，１５゜１６．１７，２５
，２６，２７，３５，３６，３７：ドライバ、９：メモ
リアドレス・データ線、９０：メモリアドレス線、１０
：メモリデータ線、１２゜２２．３２ニアドレスレジス
タＢＭＡＲ，１３゜２３．３３：データレジスタＢＭＤ
Ｒ１１８，２８゜３８＝書き込みデータレジスタＢＭＷ
ＤＲ，１９゜２９．３９：読み出しデータレジスタＢＭ
ＲＤＲ。 １０１〜１２４　Ｓ　ＲＡＭゆ

Claims (1)

1. 【特許請求の範囲】 １、命令処理装置と記憶装置間がアドレス信号線とデー
   タ信号線で接続され、これらの信号線によりメモリイン
   タフェース制御を行う情報処理装置において、上記記憶
   装置のドライバ内に書き込みデータを保持する手段、読
   み出しデータを保持する手段およびアドレスデータを保
   持する手段を、上記命令処理装置内には上記書込みデー
   タを上記アドレス信号線またはデータ信号線により転送
   制御を行う制御手段を設け、上記３つのデータ保持手段
   によりパイプライン制御を行い、上記命令処理装置から
   記憶装置への読み出しに続く書き込みを行う場合、以前
   の読み出しデータを上記データ信号線で転送中は、上記
   制御手段により読み出しに続く書き込みデータを上記ア
   ドレス信号線により転送することを特徴とするメモリイ
   ンタフェース制御方式。 ２、命令処理装置と記憶装置間がアドレス信号線とデー
   タ信号線で接続され、これらの信号線によりメモリイン
   タフェース制御を行う情報処理装置において、上記記憶
   装置のドライバ内に書き込みデータを保持する手段と、
   読み出しデータを保持する手段と、アドレスデータを保
   持する手段とを設け、該３つのデータ保持手段によりパ
   イプライン制御を行い、上記記憶装置からの読み出しデ
   ータの転送と記憶装置への書き込みデータの転送とが同
   じタイミングになる場合、該書き込みデータの転送を、
   上記読み出しデータの転送に優先させることを特徴とす
   るメモリインタフェース制御方式。