JPS61133456A - マイクロプロセツサの出力信号伝送装置 - Google Patents
マイクロプロセツサの出力信号伝送装置Info
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- JPS61133456A JPS61133456A JP25381184A JP25381184A JPS61133456A JP S61133456 A JPS61133456 A JP S61133456A JP 25381184 A JP25381184 A JP 25381184A JP 25381184 A JP25381184 A JP 25381184A JP S61133456 A JPS61133456 A JP S61133456A
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- Japan
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- signal
- data
- output
- microprocessor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばマイクロプロセッサＺ８０Ａの出力信号
の伝送に使用して好適なマイクロプロセッサの出力信号
伝送装置に関するものである。
の伝送に使用して好適なマイクロプロセッサの出力信号
伝送装置に関するものである。
従来、マイクロコンピュータにおいて、マイクロプロセ
ッサＺ８０Ａの出力信号伝送装置として第３図に示すも
のが提案されている。この信号伝送装置は第３図のよう
Ｋ、マイクロコンピュータにおけるマイクロプロセッサ
（１）のデータバッファよりの同時に８ビツトのデータ
信号がデータバスを介して出力されデータ信号として例
えばメモリまで伝送されるようになされている。このデ
ータバスに工り伝送された８ピツトのデータ信号はアド
レス信号により指定された所定のアドレスをもつラッチ
回路（２）Ｋ供給されて所定のタイミングにより８ビッ
ト同時に出力される。また、このマイクロプロセッサ（
１）のアドレスバッファから１６ビツトのアドレス信号
がデコーダ（３）Ｋ供給される。このデコーダ（３）か
らはアドレスバスよシのアドレス信号の上位数ビットに
工夛所定のチップにデータバスよシのデータ信号が伝送
されるようにチップセレクトの制御をなす信号が出力さ
れる。
ッサＺ８０Ａの出力信号伝送装置として第３図に示すも
のが提案されている。この信号伝送装置は第３図のよう
Ｋ、マイクロコンピュータにおけるマイクロプロセッサ
（１）のデータバッファよりの同時に８ビツトのデータ
信号がデータバスを介して出力されデータ信号として例
えばメモリまで伝送されるようになされている。このデ
ータバスに工り伝送された８ピツトのデータ信号はアド
レス信号により指定された所定のアドレスをもつラッチ
回路（２）Ｋ供給されて所定のタイミングにより８ビッ
ト同時に出力される。また、このマイクロプロセッサ（
１）のアドレスバッファから１６ビツトのアドレス信号
がデコーダ（３）Ｋ供給される。このデコーダ（３）か
らはアドレスバスよシのアドレス信号の上位数ビットに
工夛所定のチップにデータバスよシのデータ信号が伝送
されるようにチップセレクトの制御をなす信号が出力さ
れる。
チップセレクトのデータ信号即ちアドレス信号が所定の
ラッチ回路この例では１６ピツトのデータ信号を同時に
出力するため８ピツト出力のラッチ回路（２）及び（４
）に供給される。この例では、デコーダ（３）よりの信
号によシラツチ回路（２）及び（４）からの出力のタイ
ミングがとられデータ信号としての８ピツト及びアドレ
ス信号としての８ピツトが同時に出力されて図示せずも
メモリに伝送されマイクロプロセッサ（１）よシの出力
信号が伝送されるようになされている。
ラッチ回路この例では１６ピツトのデータ信号を同時に
出力するため８ピツト出力のラッチ回路（２）及び（４
）に供給される。この例では、デコーダ（３）よりの信
号によシラツチ回路（２）及び（４）からの出力のタイ
ミングがとられデータ信号としての８ピツト及びアドレ
ス信号としての８ピツトが同時に出力されて図示せずも
メモリに伝送されマイクロプロセッサ（１）よシの出力
信号が伝送されるようになされている。
しかし、この例のデータビットが８ピツトのマイクロプ
ロセッサ（１）では９ピツト以上のデータを出力して伝
送しようとする場合には２個のラッチ回路（２）及び（
４）を設けておくと共に両方を使用してそれぞれに所定
ピットのデータをラッチして出力し伝送しなければなら
なかった。この方式では機械語で２命令以上の処理時間
がかかるし、また、デコーダ（３）の出力も２出力が専
有されてしまう。
ロセッサ（１）では９ピツト以上のデータを出力して伝
送しようとする場合には２個のラッチ回路（２）及び（
４）を設けておくと共に両方を使用してそれぞれに所定
ピットのデータをラッチして出力し伝送しなければなら
なかった。この方式では機械語で２命令以上の処理時間
がかかるし、また、デコーダ（３）の出力も２出力が専
有されてしまう。
本発明はかかる点く鑑みてなされたもので、伝送系をよ
シ有効に使用して、同一の伝送系でより多くのデータを
伝送できるマイクロプロセッサ（１）の出力信号伝送装
置を提供することを目的とする。
シ有効に使用して、同一の伝送系でより多くのデータを
伝送できるマイクロプロセッサ（１）の出力信号伝送装
置を提供することを目的とする。
本発明マイクロプロセッサの出力信号伝送装置は、少な
くともデータ信号及び該データ信号のアドレス信号を出
力するマイクロプロセッサ（１）の出力信号伝送装置に
おいて、マイクロプロセッサ（１）からアドレス信号を
伝送する伝送系にラッチ回路を設けてアドレス信号を保
持し、マイクロプロセッサ（１）からデータ信号を伝送
する伝送系の出力と同期させて、アドレス信号をデータ
信号として出力するようにしたものである。
くともデータ信号及び該データ信号のアドレス信号を出
力するマイクロプロセッサ（１）の出力信号伝送装置に
おいて、マイクロプロセッサ（１）からアドレス信号を
伝送する伝送系にラッチ回路を設けてアドレス信号を保
持し、マイクロプロセッサ（１）からデータ信号を伝送
する伝送系の出力と同期させて、アドレス信号をデータ
信号として出力するようにしたものである。
本発明は、少なくともデータ信号及びデータ信号のアド
レス信号を出力するマイクロプロセッサ（１）の出力信
号伝送装置において、マイクロプロセッサ（１）からの
アドレス信号がラッチ回路により保持され、マイクロプ
ロセッサ（１）からデータ信号を伝送する伝送系の出力
と同期させてかかるアドレス信号が出力され、データ信
号及びアドレス信号が全体とじてデータ信号として伝送
されるので、データ信号のピット数に制約されず、それ
以上の所定のピット数までアドレス信号のピット数分ま
でマイクロプロセッサの出力信号としてデータ伝送がな
される。
レス信号を出力するマイクロプロセッサ（１）の出力信
号伝送装置において、マイクロプロセッサ（１）からの
アドレス信号がラッチ回路により保持され、マイクロプ
ロセッサ（１）からデータ信号を伝送する伝送系の出力
と同期させてかかるアドレス信号が出力され、データ信
号及びアドレス信号が全体とじてデータ信号として伝送
されるので、データ信号のピット数に制約されず、それ
以上の所定のピット数までアドレス信号のピット数分ま
でマイクロプロセッサの出力信号としてデータ伝送がな
される。
以下、第１図を参照して本発明マイクロプロセッサの出
力信号伝送装置の一実施例について説明する。この第１
図１ｃおいて第３図との対応する部分にに同一符号を付
しそれらの詳細な説明は省略する。
力信号伝送装置の一実施例について説明する。この第１
図１ｃおいて第３図との対応する部分にに同一符号を付
しそれらの詳細な説明は省略する。
この第１図において（５）及び（６）は、それぞれアド
レスノぐスによシ伝送される１６ビツトのアドレス信号
を８ピツトずつラッチするラッチ回路を示し、これらの
ラッチ回路（５）及び（６） Ｋはデコーダ（３）Ｋよ
シ指定されるタイミングで出力されるデータ信号として
活用されるアドレス信号をラッチするようにする。ラッ
チ回路（２） 、 （５）及び（６）Ｋラッチされたそ
れぞれ８ピツト計２４ビツトのデータ信号をこの出力信
号の伝送装置から同時に出力しすべてをデータ信号とし
て使用する。例えば”ＬＤ（ＢＣ）、Ａ’という命令を
実行すればラッチ回路（２）にＡレジスタ、ラッチ回路
（５）にＣレジスタ、ラッチ回路（６）にＢレジスタの
内容が出力される。ただし、この構成ではアドレスバス
よシ伝送されるアドレス信号の上位数ピットでチップセ
レクトのためのデコーダを制御することになるので、ラ
ッチ回路（６）にマイクロプロセッサ（１）よシ出力さ
れるＢレジスタの内容の上位数ピットはラッチ回路を指
定するアドレスに固定され、任意のデータを、例えばラ
ッチ回路（５）のデータ出力と同様に出力することはで
きない。
レスノぐスによシ伝送される１６ビツトのアドレス信号
を８ピツトずつラッチするラッチ回路を示し、これらの
ラッチ回路（５）及び（６） Ｋはデコーダ（３）Ｋよ
シ指定されるタイミングで出力されるデータ信号として
活用されるアドレス信号をラッチするようにする。ラッ
チ回路（２） 、 （５）及び（６）Ｋラッチされたそ
れぞれ８ピツト計２４ビツトのデータ信号をこの出力信
号の伝送装置から同時に出力しすべてをデータ信号とし
て使用する。例えば”ＬＤ（ＢＣ）、Ａ’という命令を
実行すればラッチ回路（２）にＡレジスタ、ラッチ回路
（５）にＣレジスタ、ラッチ回路（６）にＢレジスタの
内容が出力される。ただし、この構成ではアドレスバス
よシ伝送されるアドレス信号の上位数ピットでチップセ
レクトのためのデコーダを制御することになるので、ラ
ッチ回路（６）にマイクロプロセッサ（１）よシ出力さ
れるＢレジスタの内容の上位数ピットはラッチ回路を指
定するアドレスに固定され、任意のデータを、例えばラ
ッチ回路（５）のデータ出力と同様に出力することはで
きない。
他の部分は従来のマイクロプロセッサの出力信号伝送装
置と同様に形成するものとする。
置と同様に形成するものとする。
このように構成された本実施例によれば、従来アドレス
を指定するために使用されていたアドレス信号１６ピツ
トが、ラッチ回路（５）及び（６）の出力信号として、
データ信号のラッチ回路（２）よりの出力と同時にデー
タ信号として出力されるので、データ信号が略λ千ビッ
ト分出力されることになる。
を指定するために使用されていたアドレス信号１６ピツ
トが、ラッチ回路（５）及び（６）の出力信号として、
データ信号のラッチ回路（２）よりの出力と同時にデー
タ信号として出力されるので、データ信号が略λ千ビッ
ト分出力されることになる。
以上述べた本実施例マイクロプロセッサの出力信号伝送
装置によれば、アドレス信号をデータ信号と合わせてデ
ータ信号として出力するようにしたのでマイクロプロセ
ッサの出力としてのアドレス信号の伝送系をデータ信号
の伝送に使用できる。
装置によれば、アドレス信号をデータ信号と合わせてデ
ータ信号として出力するようにしたのでマイクロプロセ
ッサの出力としてのアドレス信号の伝送系をデータ信号
の伝送に使用できる。
したがってアドレスバスにより伝送された信号もラッチ
回路から出力される段階でデータのビットとして活用さ
れることとなるので多くのデータが短い処理時間で出力
できると共に伝送系の構成が簡単にできる。
回路から出力される段階でデータのビットとして活用さ
れることとなるので多くのデータが短い処理時間で出力
できると共に伝送系の構成が簡単にできる。
また第２図は本発明マイクロプロセッサの出力信号伝送
装置の他の実施例を示す。この第２図において、第１図
及び第３図との対応部分には同一符号を付しそれらの詳
細な説明は省略する。
装置の他の実施例を示す。この第２図において、第１図
及び第３図との対応部分には同一符号を付しそれらの詳
細な説明は省略する。
この例は第２図に示すように、ｌ０ＲＥＱ信号をチラグ
セレクト信号とし、ｌ０ＲＥＱ信号が出力された時にデ
ータケラッチ回路（２） 、 （５）及び（６）にラッ
チするものである。そのため、例えば“０ＵＴ（Ｃ）、
Ａ”という命令を実行すればラッチ回路（２）にＡレジ
スタ、ラッチ回路（５）にＣレジスタ、ラッチ回路（６
）にＢレジスタの内容が保持され所定のタイミングでラ
ッチ回路（２） 、 （５）及び（６）からすべてがデ
ータ信号として計２４ビット出力されるようにする。
セレクト信号とし、ｌ０ＲＥＱ信号が出力された時にデ
ータケラッチ回路（２） 、 （５）及び（６）にラッ
チするものである。そのため、例えば“０ＵＴ（Ｃ）、
Ａ”という命令を実行すればラッチ回路（２）にＡレジ
スタ、ラッチ回路（５）にＣレジスタ、ラッチ回路（６
）にＢレジスタの内容が保持され所定のタイミングでラ
ッチ回路（２） 、 （５）及び（６）からすべてがデ
ータ信号として計２４ビット出力されるようにする。
この例においては、アドレス・ぐスがデータバスと同様
忙活用されるので、データバスの出力を保持するラッチ
回路のビット数が８ピツトであっても、アドレスバスよ
り伝送された信号１６ピツトもすべてデータ信号として
出力されるので、計２４ビットがすべてデータ信号とし
て出力されるととになる。
忙活用されるので、データバスの出力を保持するラッチ
回路のビット数が８ピツトであっても、アドレスバスよ
り伝送された信号１６ピツトもすべてデータ信号として
出力されるので、計２４ビットがすべてデータ信号とし
て出力されるととになる。
以上述べたように本実施例によれば少なくともデータ信
号及びデータ信号のアドレス信号を出力するマイクロプ
ロセッサの出力信号伝送装置において、マイクロプロセ
ッサ（１）からアドレス信号を伝送する伝送系にラッチ
回路を設げてアドレス信号をラッチし、マイクロ７’ａ
セツサからデータ１号を伝送する伝送系のラッチ回路（
２）の８ピツトのデータ信号の出力と同期させて、アド
レス信号を伝送する伝送系のラッチ回路（５）及び（６
）の１６ピツトもすべてデータ信号として出力されるの
で計２４ビットの信号をデータ信号として出力できるこ
とＫなる。
号及びデータ信号のアドレス信号を出力するマイクロプ
ロセッサの出力信号伝送装置において、マイクロプロセ
ッサ（１）からアドレス信号を伝送する伝送系にラッチ
回路を設げてアドレス信号をラッチし、マイクロ７’ａ
セツサからデータ１号を伝送する伝送系のラッチ回路（
２）の８ピツトのデータ信号の出力と同期させて、アド
レス信号を伝送する伝送系のラッチ回路（５）及び（６
）の１６ピツトもすべてデータ信号として出力されるの
で計２４ビットの信号をデータ信号として出力できるこ
とＫなる。
これらの実施例におけるアドレスバスなデータバスとし
て使用する構成は８ピツトのマイクロプロセッサに限ら
ず４ピツトあるいは１６ピツトなどのマイクロプロセッ
サについても所定のビット数のアドレスバスをデータの
伝送に使用することによって可能である。
て使用する構成は８ピツトのマイクロプロセッサに限ら
ず４ピツトあるいは１６ピツトなどのマイクロプロセッ
サについても所定のビット数のアドレスバスをデータの
伝送に使用することによって可能である。
なお、本発明は上述実施例に限らず本発明の要旨を逸脱
しない範囲でその他種々の構成が取れることは勿論であ
る。
しない範囲でその他種々の構成が取れることは勿論であ
る。
本発明マイクロプロセッサの出力信号伝送装置によれば
、少なくともデータ信号及びデータ信号のアドレス信号
を出力するマイクロプロセッサの出力信号伝送装置にお
いて、マイクロプロセッサからアドレス信号を伝送する
伝送系にラッチ回路（５）及び（６）を設けてアドレス
信号をラッチし、マイクロプロセッサ（１）からデータ
信号を伝送する伝送系の出力と同期させ、アドレス信号
をデータ信号として出力するようにしたので、マイクロ
プロセッサのアドレス信号の伝送系をデータ信号の伝送
系忙活用でき、従来に比して多くのデータが短い処理時
間で出力できる利益がある。
、少なくともデータ信号及びデータ信号のアドレス信号
を出力するマイクロプロセッサの出力信号伝送装置にお
いて、マイクロプロセッサからアドレス信号を伝送する
伝送系にラッチ回路（５）及び（６）を設けてアドレス
信号をラッチし、マイクロプロセッサ（１）からデータ
信号を伝送する伝送系の出力と同期させ、アドレス信号
をデータ信号として出力するようにしたので、マイクロ
プロセッサのアドレス信号の伝送系をデータ信号の伝送
系忙活用でき、従来に比して多くのデータが短い処理時
間で出力できる利益がある。
第１図は本発明マイクロプロセッサの出方信号伝送装置
の一実施例を示す系統図、第２図は本発明の他の実施例
を示す系統図、第３図は従来のマイクロプロセッサの出
方信号伝送装置の例を示す系統図である。 （１）はマイクロプロセッサ、（２） 、 （５）及び
（６）はラッチ回路、（３）はデコーダである。 第２ｍ 手続補正書 昭和６０年 １月２１日 特許庁長官 志 賀 学 殿昭和５９年 特
許 願 第２５３８１１号２、発明の名称 マイ
クロプロセッサの出力信号伝送装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用図化品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４６代理人 住 所 東京都新宿区西新宿１丁目８番１号置 ０３−
３４３−５８２１ｆや （新書ビル）（１）明細書中、
第２頁第４行から第５行にかけて「データバッファより
の同時に」とあるを「データバッファより同時に」に訂
正する。 （２） 同、第２頁第８行から第１３行にかけて「ア
ドレス信号により指定された・・・デコーダ（３）に供
給される。」とあるを、「アドレス信号の上位ビットに
より指定されたラッチ回路（２）にランチされる。この
ため、マイクロプロセッサ（１）のアドレス信号の上位
ビットがデコーダ（３）に供給される。」に訂正する。 （３）同、第２頁１８行〜第３頁７行において、「チッ
プセレクトのデータ信号即ち・・・マイクロプロセッサ
（１１よりの出力信号が伝送されるようになされている
。」とあるを、「第３図に示すように１６ビツトのデー
タ処理を行うためにはマイクロプロセッサＺ ８０Ａが
８ビツト処理の機能しかないため命令を２回与えて、ラ
ッチ回路（２）及び（４）に順次出力するように構成し
ている。」に訂正する。 （４）図面中、第１図、第２図及び第３図を別紙の通り
訂正する。 以上 第１図 第２図
の一実施例を示す系統図、第２図は本発明の他の実施例
を示す系統図、第３図は従来のマイクロプロセッサの出
方信号伝送装置の例を示す系統図である。 （１）はマイクロプロセッサ、（２） 、 （５）及び
（６）はラッチ回路、（３）はデコーダである。 第２ｍ 手続補正書 昭和６０年 １月２１日 特許庁長官 志 賀 学 殿昭和５９年 特
許 願 第２５３８１１号２、発明の名称 マイ
クロプロセッサの出力信号伝送装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京部品用図化品用６丁目７番３５号名称（２
１８）ソニー株式会社 代表取締役 大 賀 典 雄 ４６代理人 住 所 東京都新宿区西新宿１丁目８番１号置 ０３−
３４３−５８２１ｆや （新書ビル）（１）明細書中、
第２頁第４行から第５行にかけて「データバッファより
の同時に」とあるを「データバッファより同時に」に訂
正する。 （２） 同、第２頁第８行から第１３行にかけて「ア
ドレス信号により指定された・・・デコーダ（３）に供
給される。」とあるを、「アドレス信号の上位ビットに
より指定されたラッチ回路（２）にランチされる。この
ため、マイクロプロセッサ（１）のアドレス信号の上位
ビットがデコーダ（３）に供給される。」に訂正する。 （３）同、第２頁１８行〜第３頁７行において、「チッ
プセレクトのデータ信号即ち・・・マイクロプロセッサ
（１１よりの出力信号が伝送されるようになされている
。」とあるを、「第３図に示すように１６ビツトのデー
タ処理を行うためにはマイクロプロセッサＺ ８０Ａが
８ビツト処理の機能しかないため命令を２回与えて、ラ
ッチ回路（２）及び（４）に順次出力するように構成し
ている。」に訂正する。 （４）図面中、第１図、第２図及び第３図を別紙の通り
訂正する。 以上 第１図 第２図
Claims (1)
- 少なくともデータ信号及び該データ信号のアドレス信号
を出力するマイクロプロセッサの出力信号伝送装置にお
いて、上記マイクロプロセッサから上記アドレス信号を
伝送する伝送系にラッチ回路を設けてアドレス信号をラ
ッチし、上記マイクロプロセッサからデータ信号を伝送
する伝送系の出力と同期させ上記アドレス信号をデータ
信号として出力するようにしたことを特徴とするマイク
ロプロセッサの出力信号伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25381184A JPS61133456A (ja) | 1984-11-30 | 1984-11-30 | マイクロプロセツサの出力信号伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25381184A JPS61133456A (ja) | 1984-11-30 | 1984-11-30 | マイクロプロセツサの出力信号伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133456A true JPS61133456A (ja) | 1986-06-20 |
Family
ID=17256471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25381184A Pending JPS61133456A (ja) | 1984-11-30 | 1984-11-30 | マイクロプロセツサの出力信号伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133456A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305448A (ja) * | 1987-06-05 | 1988-12-13 | Hitachi Ltd | メモリインタフェ−ス制御方式 |
| JPH0276054A (ja) * | 1988-09-13 | 1990-03-15 | Mitsubishi Electric Corp | バス制御方法 |
| JPH02227765A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | デジタル・コンピユータのデータ転送装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868151A (ja) * | 1981-10-16 | 1983-04-22 | Matsushita Electric Ind Co Ltd | デイジタル・アナログ変換方式 |
-
1984
- 1984-11-30 JP JP25381184A patent/JPS61133456A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868151A (ja) * | 1981-10-16 | 1983-04-22 | Matsushita Electric Ind Co Ltd | デイジタル・アナログ変換方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305448A (ja) * | 1987-06-05 | 1988-12-13 | Hitachi Ltd | メモリインタフェ−ス制御方式 |
| JPH0276054A (ja) * | 1988-09-13 | 1990-03-15 | Mitsubishi Electric Corp | バス制御方法 |
| JPH02227765A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | デジタル・コンピユータのデータ転送装置 |
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