JPS63213014A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS63213014A
JPS63213014A JP62045282A JP4528287A JPS63213014A JP S63213014 A JPS63213014 A JP S63213014A JP 62045282 A JP62045282 A JP 62045282A JP 4528287 A JP4528287 A JP 4528287A JP S63213014 A JPS63213014 A JP S63213014A
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JP
Japan
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shift
shift path
clock
control means
clock control
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Takashi Kanazawa
金澤　敬
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のシフトパスを有するデータ処理装置に
関する。
〔従来の技術〕
従来、この種のデータ処理装置は、第！図に示すように
、クロック制御単位によって分割される論理単位４１な
いし４５を有し、１個ないし複数個の論理単位からなる
複数のシフトパスのうち任意のシフトパスを選択し、そ
れに対してデータの書込み及び読出しの制御を行なうシ
フトパス制御手段１０と、シフトパス制御手段１０のシ
フトパス選択指示に従い、どのシフトパスにクロックを
送出するか否かを指示するシフトパス選択指示手段２０
と、シフトパス選択指示手段２０の指示により、論理単
位４１ないし４５に送出するクロックを制御するクロッ
ク制御手段６０から構成されている。
仮に、論理単位４１と４２からなるシフトパスのシフト
パス番号を「１」、論理単位４６と４４からなるシフト
パスのシフトパス番号を「２」、論理単位４５からなる
シフトパス番号を「３」とする。
例えば、シフトパス番号「１」のシフトパスに対してデ
ータの書込み読出しを行なうとすると、シフトパス制御
手段１０は、シフトパス番号「１」をシフトパス選択指
示手段２０に送出する。シフトパス選択手段２０は、シ
フトパス番号「１」を受けとると、出力２１を「１」他
ν の出力を「０」とする。シフトパス選択手段２０の出力
２１ないし２３をクロック制御手段３０が受は取ると、
クロック制御手段６０内のアンド・ゲート３６ないし６
８でクロック・ソースと論理積が取られ、クロック制御
手段６０の出力６１ないし６２のみクロックが送出可能
となる。
したがって１選択されたシフ）１１号のみにクロックが
供給されてシフトインアウト動作が可能（−なり、デー
タの書込み及び読出しができる。
〔発明が解決しようとする問題点〕
上述した従来のデータ処理装置は、シフト動作時のクロ
ック制御がシフトパス単位で行なわれている為、クロッ
ク制御手段の構成は、各シフトパスの構成に深く依存し
ており、クロック制御手段の設計が各シフトパスの構成
が決まるまで待たされるという欠点がある。また、シフ
トパス再構成時、クロック制御手段を再設計しなければ
ならないという欠点がある。さらに。
複数のシフトパスに含まれるような被制御手段がある場
合、クロック制御手段が複雑になるという欠点がある。
〔問題点を解決するための手段〕
本発明によるデータ処理装置は、クロック制御単位によ
って分割された複数の論理単位と。
該論理単位が１個ないし複数個からなる複数のシフトパ
スのうち、任意のシフトパスを選択して、そのシフトパ
スに対してデータの書込み及び読出しの制御を行なうシ
フトパス制御手段と。
該シフトパス制御手段のシフトパス選択によるクロック
制御指示に従い論理単位対応にクロックを送出するか否
かを指示するクロック送出指示手段と、該クロック送出
従示手段の指示により、前記論理単位に送出するクロッ
クを制御するクロック制御手段を有する。
〔欠流側〕
次に１本発明の実施例について図面を参照して説明する
。
第１図は９本発明の一実施例の構成を示すブロック図で
ある。４００．４１０．４２０．４３０゜４４０及び４
５０はクロック制御単位に分割された論理単位である。
１００は、論理単位４００と４１０からなる第１のシフ
トパス、論理単位４２０．４３０及び４４０からなる第
２のシフトパス、論理単位４５０からなる第６のシフト
パスのうち、任意のシフトパスを選択して、そのシフト
パスに対してデータの書込み及び読出しの制御を行なう
シフトパス制御手段である。
２００は、シフトパス制御手段１００の指示により、論
理単位対応にクロックを送出するか否かを指示するクロ
ック送出指示手段である。６００は、クロック送出指示
手段であるレジスタ２００の指示により、論理単位４０
０，４１０，４２０゜４３０．４４０及び４５０へ供給
するクロックを制御するクロック制御手段である。
第１のシフトパスは、シフトイン１０１→論理単位４０
０→シフトアウト４０１→論理単位４１０→シフトアウ
ト４１１→シフトパス制御手段１００のａ入力のパスを
構成する。
第２のシフトパスは、シフトイン１０１→論理単位４２
０→シフトアウト４２１→論哩単位４６０→シフトアウ
ト４３１→論理単位４４０→シフトアウト４４１→シフ
トパス制御手段１００のｂ入力のパスを構成する。
第３のシフトパスは、シフトイン１０１→論理単位４５
０→シフトアウト４５１→シフトパス制御手段１００の
Ｃ入力のパスを構成する。
以下にシフト動作時のクロック制御について。
第２のシフトパスに対するデータの書込み及び読出しの
場合を例にとって説明する。
まず、シフトパス制御手段１００は、シフトアウトデー
タとして、シフトアウト４４１を選択すると共に、クロ
ック送出指示手段であるレジスタ２００のビット０．１
．５１：ｒＯＪをセットし、ビット２ないし４に「１」
をセットする。
レジスタ２００の出力２０１ないし２ｏ６は。
クロック制御手段３００に送出され、クロック制御と論
理積がとられる。レジスタ２００のビット０，１．５が
ｒＤＪである為、クロック・ソースは無効にされ、アン
トゲ−）３１０．３２０及び３６０の出力３１１，３２
１及び３６１は常に「０」の状態となる。一方、レジス
タ２００のビット２ないし４は「１」である為、アント
ゲート３３０，３４０及び３５０は、クロック・ソース
を有効とし、出力３３１，３４１及び３５１に出力する
。
クロック制御手段３００の出力３１１．３２１　。
３３１．３４１．３５１及び６６１は、論理単位４００
．４１０，４２０，４５０，４４０及び４５０のクロッ
ク入力に接続されている為、論理単位４２０．４３０及
び４４０のみクロックが有効となる。
したがって、第２のシフトパスを構成する論理単位４２
０，４３０及び４４０のみにクロックが供給され、シフ
トイン・アウト動作（二より。
データの書込み及び読出しができる。
ところで９例えば、被制御手段（論理単位）４２０が、
第２のシフトパスから第１のシフトパスに移動すること
を考えると、論理単位４１０のシフトアウト４１１を論
理単位４２０のシフトインに接続し、論理単位４２０の
シフトアウトをシフトパス制御手段１００のａ入力に接
続し、シフトイン１０１を論理単位４６０のシフトイン
に接続すれば、クロック送出指示手段であるレジスタ２
００のビット２にセットするデータを変更するだけで、
第２のシフトパスのクロック制御ができる。
〔発明の効果〕
以上説明したよう４に本発明のデータ処理装置は、論理
単位にクロック制御を可能としたことにより、各シフト
パスの構成に依存することなくクロック制御手段が設計
できるという効果がある。又、各シフトパスの再構成を
クロック制御手段を変更することなく容易にできるとい
う効果がある。更に、被制御手段が複数のシフトパスに
含まれる場合、クロック制御手段を複雑にすることを抑
止できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来の構成を示すブロック図である。 １００・・・シフトパス制御手段、　２００・・・クロ
ック送出指示手段、６００・・・クロック制御手段、５
１０゜３２０．３３０，３４０，３５０，５６０・・・
アンドゲート。 ４００．４１０，４２０，４３０，４４０，４５０・・
・論理単位。

Claims (1)

    【特許請求の範囲】
  1. １、クロック制御単位によって分割される複数の論理単
    位と、該論理単位が１個ないし複数個からなる複数のシ
    フトパスのうち、任意のシフトパスを選択して、そのシ
    フトパスに対してデータの書込み及び読出しの制御を行
    なうシフトパス制御手段と、該シフトパス制御手段のシ
    フトパス選択によるクロック制御指示に従い前記論理単
    位対応にクロックを送出するか否かを指示するクロック
    送出指示手段と、該クロック送出指示手段の指示により
    、前記論理単位に送出するクロックを制御するクロック
    制御手段を備えることを特徴とするデータ処理装置。
JP62045282A 1987-03-02 1987-03-02 デ−タ処理装置 Expired - Fee Related JPH0711787B2 (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04181409A (ja) * 1990-11-16 1992-06-29 Fujitsu Ltd パイプライン処理装置
US6611934B2 (en) 1988-09-07 2003-08-26 Texas Instruments Incorporated Boundary scan test cell circuit
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6763485B2 (en) 1998-02-25 2004-07-13 Texas Instruments Incorporated Position independent testing of circuits
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07101788B2 (ja) * 1989-06-16 1995-11-01 富士通株式会社 電波放射抑制機能を有する二重化装置
JPH04140677A (ja) * 1990-10-01 1992-05-14 Toshiba Corp 半導体集積回路
US5822557A (en) * 1991-12-27 1998-10-13 Fujitsu Limited Pipelined data processing device having improved hardware control over an arithmetic operations unit
WO1997021107A1 (en) * 1995-12-05 1997-06-12 Atg Technology, Inc. Partial scan logic
US5642363A (en) * 1995-12-21 1997-06-24 Ncr Corporation Method and apparatus for testing of electronic assemblies
US7762034B2 (en) * 2008-09-26 2010-07-27 Chicago Metallic Corporation Rotary stitch for joining sheet metal stock
US8538718B2 (en) 2010-12-14 2013-09-17 International Business Machines Corporation Clock edge grouping for at-speed test

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6095643A (ja) * 1983-10-28 1985-05-29 Fujitsu Ltd 多段演算パイプライン診断方式
JPS60209850A (ja) * 1984-04-04 1985-10-22 Hitachi Ltd 診断論理回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3461313A (en) * 1965-12-09 1969-08-12 Teletype Corp Circuit for maintaining selected circuits operated
US3721905A (en) * 1971-08-11 1973-03-20 Itek Corp Pulse train sorter
US3789205A (en) * 1972-09-28 1974-01-29 Ibm Method of testing mosfet planar boards
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
US3784978A (en) * 1973-02-14 1974-01-08 Bell Telephone Labor Inc Self-checking decoder
US3942171A (en) * 1974-04-03 1976-03-02 Texas Instruments Incorporated Scanning system for digital-analog converter
US4622668A (en) * 1984-05-09 1986-11-11 International Business Machines Corporation Process and apparatus for testing a microprocessor and dynamic ram

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6095643A (ja) * 1983-10-28 1985-05-29 Fujitsu Ltd 多段演算パイプライン診断方式
JPS60209850A (ja) * 1984-04-04 1985-10-22 Hitachi Ltd 診断論理回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611934B2 (en) 1988-09-07 2003-08-26 Texas Instruments Incorporated Boundary scan test cell circuit
US6813738B2 (en) 1988-09-07 2004-11-02 Texas Instruments Incorporated IC test cell with memory output connected to input multiplexer
JPH04181409A (ja) * 1990-11-16 1992-06-29 Fujitsu Ltd パイプライン処理装置
US6763485B2 (en) 1998-02-25 2004-07-13 Texas Instruments Incorporated Position independent testing of circuits
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter

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FR2611937A1 (fr) 1988-09-09

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