JPH05127844A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH05127844A JPH05127844A JP3318474A JP31847491A JPH05127844A JP H05127844 A JPH05127844 A JP H05127844A JP 3318474 A JP3318474 A JP 3318474A JP 31847491 A JP31847491 A JP 31847491A JP H05127844 A JPH05127844 A JP H05127844A
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- JP
- Japan
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- port
- printer
- bit
- parallel data
- interface
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Abstract
(57)【要約】
【目的】 プリンタ内のインターフェースＰにおけるデ
ータビットの配列が異なる場合でもパラレルデータの高
速転送が可能な情報処理装置を提供する。 【構成】 本装置１０は、ビットクロスしていない第１
のＩ／Ｏポート１２ａと、ビットクロスしている第２の
Ｉ／Ｏポート１２ｂと、セレクタ１４（１４ａ乃至１４
ｈ）と、Ｄ−ＦＦ１５と、ＣＰＵ１３とを有する。Ｄ−
ＦＦ１５のセレクト信号１５ａが「Ｌ」の場合は、ＣＰ
Ｕ１３からのパラレルデータ（Ｄ０乃至Ｄ７）は、各セ
レクタ１４ａ乃至１４ｈの出力Ｙから信号ラインＳ４０
乃至Ｓ４７を介してプリンタのインターフェースＰにそ
のまま届く。一方、セレクト信号１５ａが「Ｈ」の場合
は、パラレルデータ（Ｄ０乃至Ｄ７）は、各セレクタ１
４ａ乃至１４ｈの出力Ｙから信号ラインＳ４０乃至Ｓ４
７を介してプリンタ４のインターフェースＰにクロスし
て届く。
ータビットの配列が異なる場合でもパラレルデータの高
速転送が可能な情報処理装置を提供する。 【構成】 本装置１０は、ビットクロスしていない第１
のＩ／Ｏポート１２ａと、ビットクロスしている第２の
Ｉ／Ｏポート１２ｂと、セレクタ１４（１４ａ乃至１４
ｈ）と、Ｄ−ＦＦ１５と、ＣＰＵ１３とを有する。Ｄ−
ＦＦ１５のセレクト信号１５ａが「Ｌ」の場合は、ＣＰ
Ｕ１３からのパラレルデータ（Ｄ０乃至Ｄ７）は、各セ
レクタ１４ａ乃至１４ｈの出力Ｙから信号ラインＳ４０
乃至Ｓ４７を介してプリンタのインターフェースＰにそ
のまま届く。一方、セレクト信号１５ａが「Ｈ」の場合
は、パラレルデータ（Ｄ０乃至Ｄ７）は、各セレクタ１
４ａ乃至１４ｈの出力Ｙから信号ラインＳ４０乃至Ｓ４
７を介してプリンタ４のインターフェースＰにクロスし
て届く。
Description
【０００１】
【産業上の利用分野】本発明は、プリンタ内のインター
フェースにイメージデータ等のパラレルデータを送出す
る情報処理装置に関する。
フェースにイメージデータ等のパラレルデータを送出す
る情報処理装置に関する。
【０００２】
【従来の技術】従来、図３に示すように、情報処理装置
１からプリンタ４内のインターフェースＰにイメージデ
ータ等のパラレルデータ（Ｄ０乃至Ｄ７）を並列転送す
る場合に、Ｉ／Ｏポート２を介してそのまま転送してい
た。なお、同図中、Ｓ１０乃至Ｓ１７及びＳ４０乃至Ｓ
４７は、信号ラインを示す。
１からプリンタ４内のインターフェースＰにイメージデ
ータ等のパラレルデータ（Ｄ０乃至Ｄ７）を並列転送す
る場合に、Ｉ／Ｏポート２を介してそのまま転送してい
た。なお、同図中、Ｓ１０乃至Ｓ１７及びＳ４０乃至Ｓ
４７は、信号ラインを示す。
【０００３】しかしながら、プリンタ内のインターフェ
ースＰによっては、特にパラレルデータ中のＭＳＢ（mo
st significant bit ；最上位ビット）の位置が通常と
逆なものがある。このような場合は、情報処理装置１の
ＣＰＵ３がパラレルデータ（Ｄ０乃至Ｄ７）をＩ／Ｏポ
ート２に書き込む際に、ＣＰＵ３内で予めパラレルデー
タをビットクロスさせて行っていた。
ースＰによっては、特にパラレルデータ中のＭＳＢ（mo
st significant bit ；最上位ビット）の位置が通常と
逆なものがある。このような場合は、情報処理装置１の
ＣＰＵ３がパラレルデータ（Ｄ０乃至Ｄ７）をＩ／Ｏポ
ート２に書き込む際に、ＣＰＵ３内で予めパラレルデー
タをビットクロスさせて行っていた。
【０００４】
【発明が解決しようとしている課題】上述したように、
従来の情報処理装置１は、プリンタによってはパラレル
データをビットクロスさせる必要が生じ、この場合に、
ＣＰＵ３がパラレルデータをビットクロスさせてから転
送を行うため高速転送できないという問題があった。
従来の情報処理装置１は、プリンタによってはパラレル
データをビットクロスさせる必要が生じ、この場合に、
ＣＰＵ３がパラレルデータをビットクロスさせてから転
送を行うため高速転送できないという問題があった。
【０００５】そこで、本発明は、上記事情に鑑みてなさ
れたものであり、プリンタ内のインターフェースにおけ
るデータビットの配列が異なる場合でもパラレルデータ
の高速転送が可能な情報処理装置を提供することを目的
とする。
れたものであり、プリンタ内のインターフェースにおけ
るデータビットの配列が異なる場合でもパラレルデータ
の高速転送が可能な情報処理装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、プリンタ内のインターフェースにパラレル
データを送出する情報処理装置であって、ビットクロス
していない第１のＩ／Ｏポートおよびビットクロスして
いる第２のＩ／Ｏポートから成る複数のＩ／Ｏポート
と、前記プリンタ内のインターフェースにおけるデータ
ビットの配列に応じて前記第１のＩ／Ｏポート又は第２
のＩ／Ｏポートに前記パラレルデータを出力する制御手
段とを有することを特徴とするものである。
に本発明は、プリンタ内のインターフェースにパラレル
データを送出する情報処理装置であって、ビットクロス
していない第１のＩ／Ｏポートおよびビットクロスして
いる第２のＩ／Ｏポートから成る複数のＩ／Ｏポート
と、前記プリンタ内のインターフェースにおけるデータ
ビットの配列に応じて前記第１のＩ／Ｏポート又は第２
のＩ／Ｏポートに前記パラレルデータを出力する制御手
段とを有することを特徴とするものである。
【０００７】
【作用】このように構成された本発明によれば、制御手
段はプリンタ内のインターフェースにおけるデータビッ
トの配列がビットクロスしていない場合には、第１のＩ
／Ｏポートを介してプリンタ内のインターフェースにパ
ラレルデータを送出する。そのデータビットの配列がビ
ットクロスしている場合には、第２のＩ／Ｏポートを介
して送出する。制御手段（ＣＰＵ）がビットクロス処理
を行わなくて済むため、イメージデータの高速転送が可
能となる。
段はプリンタ内のインターフェースにおけるデータビッ
トの配列がビットクロスしていない場合には、第１のＩ
／Ｏポートを介してプリンタ内のインターフェースにパ
ラレルデータを送出する。そのデータビットの配列がビ
ットクロスしている場合には、第２のＩ／Ｏポートを介
して送出する。制御手段（ＣＰＵ）がビットクロス処理
を行わなくて済むため、イメージデータの高速転送が可
能となる。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して詳述
する。
する。
【０００９】図１は本発明の第１の実施例の情報処理装
置１０の概略構成を示すブロック図である。本装置１０
は、ビットクロスしていない第１のＩ／Ｏポート１２ａ
と、ビットクロスしている第２のＩ／Ｏポート１２ｂ
と、セレクタ１４（１４ａ乃至１４ｈ）と、Ｄフリップ
フロップ（以下、「Ｄ−ＦＦ」と略す。）１５と、パラ
レルデータ（Ｄ０乃至Ｄ７）の転送制御を行う制御手段
としてのＣＰＵ１３とを有して概略構成されている。
置１０の概略構成を示すブロック図である。本装置１０
は、ビットクロスしていない第１のＩ／Ｏポート１２ａ
と、ビットクロスしている第２のＩ／Ｏポート１２ｂ
と、セレクタ１４（１４ａ乃至１４ｈ）と、Ｄフリップ
フロップ（以下、「Ｄ−ＦＦ」と略す。）１５と、パラ
レルデータ（Ｄ０乃至Ｄ７）の転送制御を行う制御手段
としてのＣＰＵ１３とを有して概略構成されている。
【００１０】前記第１及び第２のＩ／Ｏポート１２ａ，
１２ｂは、プリンタデータ用の８ビットのもので、同じ
アドレス９０ｈ（１６進数値）に割り振られている。第
１のＩ／Ｏポート１２ａは、各データビット（ｂｉｔ０
乃至ｂｉｔ７）が右からビットクロスせずに配列されて
おり、第２のＩ／Ｏポート１２ｂは、各データビット
（ｂｉｔ０乃至ｂｉｔ７）が左からビットクロスして配
列されている。第１のＩ／Ｏポート１２ａの各データビ
ット（ｂｉｔ０乃至ｂｉｔ７）は、それぞれ対応するセ
レクタ１４ａ乃至１４ｈの入力Ａに信号ラインＳ２０乃
至Ｓ２７を介して接続されている。また、第２のＩ／Ｏ
ポート１２ｂの各データビット（ｂｉｔ０乃至ｂｉｔ
７）は、それぞれ対応するセレクタ１４ｈ乃至１４ａの
入力Ｂに信号ラインＳ３０乃至Ｓ３７を介して接続され
ている。
１２ｂは、プリンタデータ用の８ビットのもので、同じ
アドレス９０ｈ（１６進数値）に割り振られている。第
１のＩ／Ｏポート１２ａは、各データビット（ｂｉｔ０
乃至ｂｉｔ７）が右からビットクロスせずに配列されて
おり、第２のＩ／Ｏポート１２ｂは、各データビット
（ｂｉｔ０乃至ｂｉｔ７）が左からビットクロスして配
列されている。第１のＩ／Ｏポート１２ａの各データビ
ット（ｂｉｔ０乃至ｂｉｔ７）は、それぞれ対応するセ
レクタ１４ａ乃至１４ｈの入力Ａに信号ラインＳ２０乃
至Ｓ２７を介して接続されている。また、第２のＩ／Ｏ
ポート１２ｂの各データビット（ｂｉｔ０乃至ｂｉｔ
７）は、それぞれ対応するセレクタ１４ｈ乃至１４ａの
入力Ｂに信号ラインＳ３０乃至Ｓ３７を介して接続され
ている。
【００１１】前記セレクタ１４（１４ａ乃至１４ｈ）
は、入力Ｓに入力されるセレクト信号（後述）１５ａが
「Ｌ」の場合は、出力Ｙは入力Ａと同じ信号となり、入
力Ｓに入力されるセレクト信号１５ａが「Ｈ」の場合
は、出力Ｙは入力Ｂと同じ信号となるものである。ま
た、各セレクタ１４ａ乃至１４ｈとプリンタ４のインタ
ーフェースＰとは、それぞれ信号ラインＳ４０乃至Ｓ４
７を介して接続されている。
は、入力Ｓに入力されるセレクト信号（後述）１５ａが
「Ｌ」の場合は、出力Ｙは入力Ａと同じ信号となり、入
力Ｓに入力されるセレクト信号１５ａが「Ｈ」の場合
は、出力Ｙは入力Ｂと同じ信号となるものである。ま
た、各セレクタ１４ａ乃至１４ｈとプリンタ４のインタ
ーフェースＰとは、それぞれ信号ラインＳ４０乃至Ｓ４
７を介して接続されている。
【００１２】前記Ｄ−ＦＦ１５は、アドレス９１ｈ（１
６進数値）のデータビット（ｂｉｔ０）に書き込まれた
値（「Ｈ」又は「Ｌ」）を反映して、各セレクタ１４ａ
乃至１４ｈの入力Ｓにセレクト信号（「Ｈ」又は
「Ｌ」）１５ａを出力するものである。すなわち、本装
置１０に接続されるプリンタ内のインターフェースＰに
おけるデータビットの配列に応じて、第１のＩ／Ｏポー
ト１２ａを使うのか又は第２のＩ／Ｏポート１２ｂを使
うのかを区別するセレクト信号１５ａを確定するため
に、第１のＩ／Ｏポート１２ａを使う場合は「Ｌ」の
値、第２のＩ／Ｏポート１２ｂを使う場合は「Ｈ」の値
をアドレス９１ｈのデータビット（ｂｉｔ０）に予め書
き込んでおく。
６進数値）のデータビット（ｂｉｔ０）に書き込まれた
値（「Ｈ」又は「Ｌ」）を反映して、各セレクタ１４ａ
乃至１４ｈの入力Ｓにセレクト信号（「Ｈ」又は
「Ｌ」）１５ａを出力するものである。すなわち、本装
置１０に接続されるプリンタ内のインターフェースＰに
おけるデータビットの配列に応じて、第１のＩ／Ｏポー
ト１２ａを使うのか又は第２のＩ／Ｏポート１２ｂを使
うのかを区別するセレクト信号１５ａを確定するため
に、第１のＩ／Ｏポート１２ａを使う場合は「Ｌ」の
値、第２のＩ／Ｏポート１２ｂを使う場合は「Ｈ」の値
をアドレス９１ｈのデータビット（ｂｉｔ０）に予め書
き込んでおく。
【００１３】前記ＣＰＵ１３は、パラレルデータ（Ｄ０
乃至Ｄ７）を信号ラインＳ１０乃至Ｓ１７を介して第１
のＩ／Ｏポート１２ａと第２のＩ／Ｏポート１２ｂとに
同時に書き込むようにしている。
乃至Ｄ７）を信号ラインＳ１０乃至Ｓ１７を介して第１
のＩ／Ｏポート１２ａと第２のＩ／Ｏポート１２ｂとに
同時に書き込むようにしている。
【００１４】次に上記構成の第１の実施例の情報処理装
置１０の作用を説明する。
置１０の作用を説明する。
【００１５】ＣＰＵ１３が信号ラインＳ１０乃至Ｓ１７
を介してパラレルデータ（Ｄ０乃至Ｄ７）を第１のＩ／
Ｏポート１２ａと第２のＩ／Ｏポート１２ｂとに同時に
書き込む。次に、第１のＩ／Ｏポート１２ａに入力され
たパラレルデータ（Ｄ０乃至Ｄ７）は、信号ラインＳ２
０乃至Ｓ２７を介してクロスせずに各セレクタ１４ａ乃
至１４ｈの入力Ａに入力される。一方、第２のＩ／Ｏポ
ート１２ｂに入力されたパラレルデータ（Ｄ０乃至Ｄ
７）は、信号ラインＳ３０乃至Ｓ３７を介してクロスし
て各セレクタ１４ａ乃至１４ｈの入力Ｂに入力される。
を介してパラレルデータ（Ｄ０乃至Ｄ７）を第１のＩ／
Ｏポート１２ａと第２のＩ／Ｏポート１２ｂとに同時に
書き込む。次に、第１のＩ／Ｏポート１２ａに入力され
たパラレルデータ（Ｄ０乃至Ｄ７）は、信号ラインＳ２
０乃至Ｓ２７を介してクロスせずに各セレクタ１４ａ乃
至１４ｈの入力Ａに入力される。一方、第２のＩ／Ｏポ
ート１２ｂに入力されたパラレルデータ（Ｄ０乃至Ｄ
７）は、信号ラインＳ３０乃至Ｓ３７を介してクロスし
て各セレクタ１４ａ乃至１４ｈの入力Ｂに入力される。
【００１６】ここで、セレクト信号１５ａが「Ｌ」の場
合は、ＣＰＵ１３からのパラレルデータ（Ｄ０乃至Ｄ
７）は、各セレクタ１４ａ乃至１４ｈの出力Ｙから信号
ラインＳ４０乃至Ｓ４７を介してプリンタのインターフ
ェースＰにそのまま届く。一方、セレクト信号１５ａが
「Ｈ」の場合は、ＣＰＵ１３からのパラレルデータ（Ｄ
０乃至Ｄ７）は、各セレクタ１４ａ乃至１４ｈの出力Ｙ
から信号ラインＳ４０乃至Ｓ４７を介してプリンタのイ
ンターフェースＰにクロスして届く。
合は、ＣＰＵ１３からのパラレルデータ（Ｄ０乃至Ｄ
７）は、各セレクタ１４ａ乃至１４ｈの出力Ｙから信号
ラインＳ４０乃至Ｓ４７を介してプリンタのインターフ
ェースＰにそのまま届く。一方、セレクト信号１５ａが
「Ｈ」の場合は、ＣＰＵ１３からのパラレルデータ（Ｄ
０乃至Ｄ７）は、各セレクタ１４ａ乃至１４ｈの出力Ｙ
から信号ラインＳ４０乃至Ｓ４７を介してプリンタのイ
ンターフェースＰにクロスして届く。
【００１７】このような上記第１の実施例の情報処理装
置１０によれば、プリンタ４内のインターフェースＰに
おけるデータビットの配列がビットクロスしていない場
合は第１のＩ／Ｏポート１２ａ、ビットクロスしている
場合は第２のＩ／Ｏポート１２ｂを介してプリンタ４の
インターフェースＰにパラレルデータを転送するように
しているので、ＣＰＵ１３がビットクロスさせる命令を
実行しなくても済むため、接続されるプリンタ４内のイ
ンターフェースＰにおけるデータビットの配列が異なる
場合でも、パラレルデータの高速転送が可能となる。
置１０によれば、プリンタ４内のインターフェースＰに
おけるデータビットの配列がビットクロスしていない場
合は第１のＩ／Ｏポート１２ａ、ビットクロスしている
場合は第２のＩ／Ｏポート１２ｂを介してプリンタ４の
インターフェースＰにパラレルデータを転送するように
しているので、ＣＰＵ１３がビットクロスさせる命令を
実行しなくても済むため、接続されるプリンタ４内のイ
ンターフェースＰにおけるデータビットの配列が異なる
場合でも、パラレルデータの高速転送が可能となる。
【００１８】図２は本発明の第２の実施例の情報処理装
置２０の概略構成を示すブロック図である。本装置２０
は、第１の実施例装置１０と同様に構成されたセレクタ
１４（１４ａ乃至１４ｈ）及びビットクロスしていない
第１のＩ／Ｏポート１２ａと、他にビットクロスしてい
る第２のＩ／Ｏポート２２ｂと、Ｄ−ＦＦ２５と、パラ
レルデータ（Ｄ０乃至Ｄ７）の転送制御を行うＣＰＵ２
３とを有して概略構成されている。
置２０の概略構成を示すブロック図である。本装置２０
は、第１の実施例装置１０と同様に構成されたセレクタ
１４（１４ａ乃至１４ｈ）及びビットクロスしていない
第１のＩ／Ｏポート１２ａと、他にビットクロスしてい
る第２のＩ／Ｏポート２２ｂと、Ｄ−ＦＦ２５と、パラ
レルデータ（Ｄ０乃至Ｄ７）の転送制御を行うＣＰＵ２
３とを有して概略構成されている。
【００１９】また、ＣＰＵ２３，第１のＩ／Ｏポート１
２ａ，第２のＩ／Ｏポート２２ｂ及びセレクタ１４は、
第１の実施例装置１０と同様に信号ラインＳ１０乃至Ｓ
１７，Ｓ２０乃至Ｓ２７，Ｓ３０乃至Ｓ３７，Ｓ４０乃
至Ｓ４７により接続されている。
２ａ，第２のＩ／Ｏポート２２ｂ及びセレクタ１４は、
第１の実施例装置１０と同様に信号ラインＳ１０乃至Ｓ
１７，Ｓ２０乃至Ｓ２７，Ｓ３０乃至Ｓ３７，Ｓ４０乃
至Ｓ４７により接続されている。
【００２０】前記第２のＩ／Ｏポート２２ｂは、プリン
タデータ用の８ビットのもので、アドレス９１ｈに割り
振られている。
タデータ用の８ビットのもので、アドレス９１ｈに割り
振られている。
【００２１】前記Ｄ−ＦＦ２５は、プリンタデータがア
ドレス９０ｈ又はアドレス９１ｈに書き込まれた場合
に、クロックが入力されるようになっており、アドレス
Ａ０をＤ入力とするものである。このアドレスＡ０はＣ
ＰＵ２３によりパラレルデータが書き込まれたアドレス
９０ｈまたはアドレス９１ｈの最下位ビットの値に設定
されるようになっている。従って、Ｄ−ＦＦ２５は、パ
ラレルデータがアドレス９０ｈ又はアドレス９１ｈのい
ずれに書き込まれるかによって、「Ｈ」又は「Ｌ」のセ
レクト信号２５ａを各セレクタ１４ａ乃至１４ｈの入力
Ｓに出力するものである。すなわち、アドレス９０ｈに
パラレルデータを書き込むと、Ｄ−ＦＦ２５のＤ入力は
「Ｌ」となり、セレクト信号２５ａも「Ｌ」となる。セ
レクト信号２５ａが「Ｌ」の場合は、ＣＰＵ２３からの
パラレルデータ（Ｄ０乃至Ｄ７）は、各セレクタ１４ａ
乃至１４ｈの出力Ｙから信号ラインＳ４０乃至Ｓ４７を
介してプリンタ４のインターフェースＰにそのまま届
く。
ドレス９０ｈ又はアドレス９１ｈに書き込まれた場合
に、クロックが入力されるようになっており、アドレス
Ａ０をＤ入力とするものである。このアドレスＡ０はＣ
ＰＵ２３によりパラレルデータが書き込まれたアドレス
９０ｈまたはアドレス９１ｈの最下位ビットの値に設定
されるようになっている。従って、Ｄ−ＦＦ２５は、パ
ラレルデータがアドレス９０ｈ又はアドレス９１ｈのい
ずれに書き込まれるかによって、「Ｈ」又は「Ｌ」のセ
レクト信号２５ａを各セレクタ１４ａ乃至１４ｈの入力
Ｓに出力するものである。すなわち、アドレス９０ｈに
パラレルデータを書き込むと、Ｄ−ＦＦ２５のＤ入力は
「Ｌ」となり、セレクト信号２５ａも「Ｌ」となる。セ
レクト信号２５ａが「Ｌ」の場合は、ＣＰＵ２３からの
パラレルデータ（Ｄ０乃至Ｄ７）は、各セレクタ１４ａ
乃至１４ｈの出力Ｙから信号ラインＳ４０乃至Ｓ４７を
介してプリンタ４のインターフェースＰにそのまま届
く。
【００２２】一方、アドレス９１ｈにパラレルデータを
書き込むとＤ−ＦＦ２５のＤ入力は「Ｈ」となり、セレ
クト信号２５ａも「Ｈ」となる。セレクト信号２５ａが
「Ｈ」の場合は、ＣＰＵ２３からのパラレルデータ（Ｄ
０乃至Ｄ７）は、各セレクタ１４ａ乃至１４ｈの出力Ｙ
から信号ラインＳ４０乃至Ｓ４７を介してプリンタ４の
インターフェースＰにクロスして届く。
書き込むとＤ−ＦＦ２５のＤ入力は「Ｈ」となり、セレ
クト信号２５ａも「Ｈ」となる。セレクト信号２５ａが
「Ｈ」の場合は、ＣＰＵ２３からのパラレルデータ（Ｄ
０乃至Ｄ７）は、各セレクタ１４ａ乃至１４ｈの出力Ｙ
から信号ラインＳ４０乃至Ｓ４７を介してプリンタ４の
インターフェースＰにクロスして届く。
【００２３】次に上記構成の第２の実施例の情報処理装
置２０の作用を説明する。
置２０の作用を説明する。
【００２４】ＣＰＵ２３は予めプリンタＩ／ＦＰ内のデ
ータビット配列情報が入力されており、この情報に応じ
て信号ラインＳ１０乃至Ｓ１７を介してイメージデータ
（Ｄ０乃至Ｄ７）を第１のＩ／Ｏポート１２ａと第２の
Ｉ／Ｏポート２２ｂとのいずれか一方に書き込む。イメ
ージデータ（Ｄ０乃至Ｄ７）が第１のＩ／Ｏポート１２
ａに入力された場合は、信号ラインＳ２０乃至Ｓ２７を
介してクロスせずに各セレクタ１４ａ乃至１４ｈの入力
Ａに入力される。一方、パラレルデータ（Ｄ０乃至Ｄ
７）が第２のＩ／Ｏポート２２ｂに入力された場合は、
信号ラインＳ３０乃至Ｓ３７を介してクロスして各セレ
クタ１４ａ乃至１４ｈの入力Ｂに入力される。
ータビット配列情報が入力されており、この情報に応じ
て信号ラインＳ１０乃至Ｓ１７を介してイメージデータ
（Ｄ０乃至Ｄ７）を第１のＩ／Ｏポート１２ａと第２の
Ｉ／Ｏポート２２ｂとのいずれか一方に書き込む。イメ
ージデータ（Ｄ０乃至Ｄ７）が第１のＩ／Ｏポート１２
ａに入力された場合は、信号ラインＳ２０乃至Ｓ２７を
介してクロスせずに各セレクタ１４ａ乃至１４ｈの入力
Ａに入力される。一方、パラレルデータ（Ｄ０乃至Ｄ
７）が第２のＩ／Ｏポート２２ｂに入力された場合は、
信号ラインＳ３０乃至Ｓ３７を介してクロスして各セレ
クタ１４ａ乃至１４ｈの入力Ｂに入力される。
【００２５】ここで、前者の場合にはセレクト信号２５
ａが「Ｌ」となり、ＣＰＵ２３からのパラレルデータ
（Ｄ０乃至Ｄ７）は、各セレクタ１４ａ乃至１４ｈの出
力Ｙから信号ラインＳ４０乃至Ｓ４７を介してプリンタ
４のインターフェースＰにそのまま届く。一方、後者の
場合にはセレクト信号２５ａが「Ｈ」となり、ＣＰＵ２
３からのパラレルデータ（Ｄ０乃至Ｄ７）は、各セレク
タ１４ａ乃至１４ｈの出力Ｙから信号ラインＳ４０乃至
Ｓ４７を介してプリンタ４のインターフェースＰにクロ
スして届く。
ａが「Ｌ」となり、ＣＰＵ２３からのパラレルデータ
（Ｄ０乃至Ｄ７）は、各セレクタ１４ａ乃至１４ｈの出
力Ｙから信号ラインＳ４０乃至Ｓ４７を介してプリンタ
４のインターフェースＰにそのまま届く。一方、後者の
場合にはセレクト信号２５ａが「Ｈ」となり、ＣＰＵ２
３からのパラレルデータ（Ｄ０乃至Ｄ７）は、各セレク
タ１４ａ乃至１４ｈの出力Ｙから信号ラインＳ４０乃至
Ｓ４７を介してプリンタ４のインターフェースＰにクロ
スして届く。
【００２６】このような上記第２の実施例の情報処理装
置２０によれば、第１の実施例と同様の効果を奏する。
置２０によれば、第１の実施例と同様の効果を奏する。
【００２７】なお、本発明は上記実施例に限定されず、
その要旨を変更しない範囲内で種々に変形実施可能であ
る。
その要旨を変更しない範囲内で種々に変形実施可能であ
る。
【００２８】
【発明の効果】以上、詳述した本発明によれば、プリン
タ内のインターフェースＰにおけるデータビットの配列
がビットクロスしていない場合は第１のＩ／Ｏポート、
ビットクロスしている場合は第２のＩ／Ｏポートを介し
てプリンタにパラレルデータを転送するようにしている
ので、制御手段がその内部でビットクロスさせる命令を
実行しなくても済むため、プリンタ内のインターフェー
スＰにおけるデータビットの配列が異なる場合でもパラ
レルデータの高速転送が可能な情報処理装置を提供する
ことができる。
タ内のインターフェースＰにおけるデータビットの配列
がビットクロスしていない場合は第１のＩ／Ｏポート、
ビットクロスしている場合は第２のＩ／Ｏポートを介し
てプリンタにパラレルデータを転送するようにしている
ので、制御手段がその内部でビットクロスさせる命令を
実行しなくても済むため、プリンタ内のインターフェー
スＰにおけるデータビットの配列が異なる場合でもパラ
レルデータの高速転送が可能な情報処理装置を提供する
ことができる。
【図１】本発明の第１の実施例の情報処理装置の概略構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の第２の実施例の情報処理装置の概略構
成を示すブロック図である。
成を示すブロック図である。
【図３】従来の情報処理装置の概略構成を示すブロック
図である。
図である。
１０ 情報処理装置 １２ａ 第１のＩ／Ｏポート １２ｂ 第２のＩ／Ｏポート １３ ＣＰＵ １４ セレクタ １５ Ｄフィリプフロップ Ｐ プリンタのインターフェース
Claims (1)
- 【請求項１】 プリンタ内のインターフェースにパラレ
ルデータを送出する情報処理装置であって、ビットクロ
スしていない第１のＩ／Ｏポートおよびビットクロスし
ている第２のＩ／Ｏポートから成る複数のＩ／Ｏポート
と、前記プリンタ内のインターフェースにおけるデータ
ビットの配列に応じて前記第１のＩ／Ｏポート又は第２
のＩ／Ｏポートに前記パラレルデータを出力する制御手
段とを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318474A JPH05127844A (ja) | 1991-11-06 | 1991-11-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318474A JPH05127844A (ja) | 1991-11-06 | 1991-11-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127844A true JPH05127844A (ja) | 1993-05-25 |
Family
ID=18099521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318474A Pending JPH05127844A (ja) | 1991-11-06 | 1991-11-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127844A (ja) |
-
1991
- 1991-11-06 JP JP3318474A patent/JPH05127844A/ja active Pending
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