JPH09190377A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
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- JPH09190377A JPH09190377A JP8003653A JP365396A JPH09190377A JP H09190377 A JPH09190377 A JP H09190377A JP 8003653 A JP8003653 A JP 8003653A JP 365396 A JP365396 A JP 365396A JP H09190377 A JPH09190377 A JP H09190377A
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Abstract
(57)【要約】
【課題】 ＤＳＰのプログラム空間とデータ空間に対す
るアクセスを高速にする。 【解決手段】 ＣＰＵ２１は、２つのチップセレクト信
号ＣＳ１／，ＣＳ２／とリードライト信号RDor(WR/) を
送出し、それらはＯＲゲート３２〜３６、スリーステー
トバッファァ３８〜４１、及びインバータ３７で構成さ
れる回路を介して、各ＲＡＭ２３，２４のチップイネー
ブル端子ＴCS/ 、書込み制御端子ＴWE/ 及び読出し制御
端子ＴOE/ にそれぞれ与えられる。これにより、ＲＡＭ
２３にはプログラム、ＲＡＭ２４にはデータがダウンロ
ードされる。ＤＳＰ２２はそれらＲＡＭ２３，２４に対
してアクセスを行って演算を実行する。ここで、ＤＳＰ
２２の送出するアクセス用のストローブ信号MSTRB/、読
出し選択信号ＰＳ／，ＤＳ／及びリードライト信号Ror
(W/) は、直接、各ＲＡＭ２３，２４に端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ にそれぞれ入力される。
るアクセスを高速にする。 【解決手段】 ＣＰＵ２１は、２つのチップセレクト信
号ＣＳ１／，ＣＳ２／とリードライト信号RDor(WR/) を
送出し、それらはＯＲゲート３２〜３６、スリーステー
トバッファァ３８〜４１、及びインバータ３７で構成さ
れる回路を介して、各ＲＡＭ２３，２４のチップイネー
ブル端子ＴCS/ 、書込み制御端子ＴWE/ 及び読出し制御
端子ＴOE/ にそれぞれ与えられる。これにより、ＲＡＭ
２３にはプログラム、ＲＡＭ２４にはデータがダウンロ
ードされる。ＤＳＰ２２はそれらＲＡＭ２３，２４に対
してアクセスを行って演算を実行する。ここで、ＤＳＰ
２２の送出するアクセス用のストローブ信号MSTRB/、読
出し選択信号ＰＳ／，ＤＳ／及びリードライト信号Ror
(W/) は、直接、各ＲＡＭ２３，２４に端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ にそれぞれ入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、ホストの中央処理
装置（以下、ＣＰＵという）からライトが可能であり、
ターゲットのデジタル・シグナル・プロセッサユニット
（以下、ＤＳＰという）からリードとライトが可能であ
るメモリのメモリアクセス制御回路に関するものであ
る。
装置（以下、ＣＰＵという）からライトが可能であり、
ターゲットのデジタル・シグナル・プロセッサユニット
（以下、ＤＳＰという）からリードとライトが可能であ
るメモリのメモリアクセス制御回路に関するものであ
る。
【０００２】
【従来の技術】図２は、従来のアクセス制御回路を示す
回路である。このアクセス制御回路は、ＣＰＵ１とＤＳ
Ｐ２間に設けられたプログラム空間用ランダムアクセス
メモリ（以下、ＲＡＭという）３とデータ空間用ＲＡＭ
４に対するＣＰＵ１及びＤＳＰ２のアクセスの制御を行
う回路である。ＣＰＵ１は、ＲＡＭ３に対してプログラ
ムを、ＲＡＭ４に対してデータの初期値をそれぞれダウ
ンロードするものであり、ＤＳＰ２は、各ＲＡＭ３，４
上のプログラム空間とデータ空間を使用して演算を行う
ものである。ＤＳＰ２は、プログラム空間及びデータ空
間に対する２つのアドレス空間を持つので、これらの供
給を２つの信号ＰＳ／，ＤＳ／（以下、／で示される信
号は、“Ｌ”レベルのとき有効となる信号を示す）で指
示するようになっている。ＤＳＰ２はＲＡＭ３とＲＡＭ
４に対する共通のメモリストローブ信号としてMSTRB/を
出力すると共に、読出し（リード）または書込み（ライ
ト）を指示するリードライト信号Ror(W/）を出力するよ
うになっている。
回路である。このアクセス制御回路は、ＣＰＵ１とＤＳ
Ｐ２間に設けられたプログラム空間用ランダムアクセス
メモリ（以下、ＲＡＭという）３とデータ空間用ＲＡＭ
４に対するＣＰＵ１及びＤＳＰ２のアクセスの制御を行
う回路である。ＣＰＵ１は、ＲＡＭ３に対してプログラ
ムを、ＲＡＭ４に対してデータの初期値をそれぞれダウ
ンロードするものであり、ＤＳＰ２は、各ＲＡＭ３，４
上のプログラム空間とデータ空間を使用して演算を行う
ものである。ＤＳＰ２は、プログラム空間及びデータ空
間に対する２つのアドレス空間を持つので、これらの供
給を２つの信号ＰＳ／，ＤＳ／（以下、／で示される信
号は、“Ｌ”レベルのとき有効となる信号を示す）で指
示するようになっている。ＤＳＰ２はＲＡＭ３とＲＡＭ
４に対する共通のメモリストローブ信号としてMSTRB/を
出力すると共に、読出し（リード）または書込み（ライ
ト）を指示するリードライト信号Ror(W/）を出力するよ
うになっている。
【０００３】一方、ＣＰＵ１側からは、２つの空間を選
択するチップセレクト信号ＣＳ１／，ＣＳ２／と、リー
ドライト信号RDor(WR/) とを出力する構成である。図２
のアクセス制御回路には、ＣＰＵ１側からＲＡＭ３，４
に対するアクセスをするか、ＤＳＰ２からＲＡＭ３，４
にアクセスするかをそれぞれ“Ｌ”と“Ｈ”で示す方向
指示信号RAMDIRが入力されている。アクセス制御回路
は、ストローブ信号MSTRB/のレベルに応じて信号ＰＳ／
を通過させるＯＲゲート５と、ストローブ信号MSTRB/の
レベルに応じて信号ＤＳ／を通過させるＯＲゲート６と
を備えている。ＯＲゲート５の出力側には、方向指示信
号RAMDIRを制御入力とするトライスートバッファ７が接
続され、このトライスートバッファ７の出力側が、ＲＡ
Ｍ３のチップセレクト端子ＴCS/ に接続されている。Ｏ
Ｒゲート６の出力側には、方向指示信号RAMDIRを制御入
力とするトライスートバッファ８が接続され、このトラ
イスートバッファ８の出力側が、ＲＡＭ４のチップセレ
クト端子ＴCS/ に接続されている。なお、ストローブ信
号MSTRB/と信号ＰＳ／，ＤＳ／は、プルアップ抵抗９，
１０，１１でそれぞれレベルが設定される構成である。
リードライト信号Ror(W/）は、各ＲＡＭ３，４の書込み
制御ＴWE/ にそれぞれ直接入力される接続である。一
方、ＣＰＵ１から出力されるチップセレクト信号ＣＳ１
／は、ＲＡＭ３のチップセレクト端子ＴCS/ に直接入力
され、チップセレクト信号ＣＳ２／はＲＡＭ４のチップ
セレクト端子ＴCS/ に直接入力される接続である。信号
リードライト信号RDor(WR/) は、各ＲＡＭ３，４の書込
み制御端子ＴWE/ にそれぞれ直接入力される接続であ
る。各ＲＡＭ３，４の読出し制御端子ＴOE/ はそれぞれ
接地され、いつでも読出しが可能になっている。また、
方向指示信号RAMDIRは、ＤＳＰ２のホールド端子Ｔ
HOLD/ に入力されると共に、インバータ９を介してＣＰ
Ｕ１のホールド端子ＴHOLD/ に入力される接続である。
ＣＰＵ１とＤＳＰ２は、ホールド端子ＴHOLD/ のレベル
が“Ｈ”になると、アクセスの待機状態になる構成であ
る。
択するチップセレクト信号ＣＳ１／，ＣＳ２／と、リー
ドライト信号RDor(WR/) とを出力する構成である。図２
のアクセス制御回路には、ＣＰＵ１側からＲＡＭ３，４
に対するアクセスをするか、ＤＳＰ２からＲＡＭ３，４
にアクセスするかをそれぞれ“Ｌ”と“Ｈ”で示す方向
指示信号RAMDIRが入力されている。アクセス制御回路
は、ストローブ信号MSTRB/のレベルに応じて信号ＰＳ／
を通過させるＯＲゲート５と、ストローブ信号MSTRB/の
レベルに応じて信号ＤＳ／を通過させるＯＲゲート６と
を備えている。ＯＲゲート５の出力側には、方向指示信
号RAMDIRを制御入力とするトライスートバッファ７が接
続され、このトライスートバッファ７の出力側が、ＲＡ
Ｍ３のチップセレクト端子ＴCS/ に接続されている。Ｏ
Ｒゲート６の出力側には、方向指示信号RAMDIRを制御入
力とするトライスートバッファ８が接続され、このトラ
イスートバッファ８の出力側が、ＲＡＭ４のチップセレ
クト端子ＴCS/ に接続されている。なお、ストローブ信
号MSTRB/と信号ＰＳ／，ＤＳ／は、プルアップ抵抗９，
１０，１１でそれぞれレベルが設定される構成である。
リードライト信号Ror(W/）は、各ＲＡＭ３，４の書込み
制御ＴWE/ にそれぞれ直接入力される接続である。一
方、ＣＰＵ１から出力されるチップセレクト信号ＣＳ１
／は、ＲＡＭ３のチップセレクト端子ＴCS/ に直接入力
され、チップセレクト信号ＣＳ２／はＲＡＭ４のチップ
セレクト端子ＴCS/ に直接入力される接続である。信号
リードライト信号RDor(WR/) は、各ＲＡＭ３，４の書込
み制御端子ＴWE/ にそれぞれ直接入力される接続であ
る。各ＲＡＭ３，４の読出し制御端子ＴOE/ はそれぞれ
接地され、いつでも読出しが可能になっている。また、
方向指示信号RAMDIRは、ＤＳＰ２のホールド端子Ｔ
HOLD/ に入力されると共に、インバータ９を介してＣＰ
Ｕ１のホールド端子ＴHOLD/ に入力される接続である。
ＣＰＵ１とＤＳＰ２は、ホールド端子ＴHOLD/ のレベル
が“Ｈ”になると、アクセスの待機状態になる構成であ
る。
【０００４】図３は、図２中のＣＰＵのＲＡＭアクセス
を説明する信号波形図である。ＣＰＵ１は、ＲＡＭ３に
対してプログラムを、ＲＡＭ４に対してデータの初期値
をそれぞれダウンロードする。ダウンロードのために、
ＣＰＵ１は、チップセレクト信号ＣＳ１／またはＣＳ２
／を“Ｌ”に設定すると共に、リードライト信号RDor(W
R/) を“Ｌ”にする。この状態で、ＣＰＵ１がデータＤ
或いはプログラムＰとアドレスＡｄと共に、ＲＡＭ３及
びＲＡＭ４へ転送することで、クロック信号ＣＫに同期
してダウンロードが行われる。なお、データＤ或いはプ
ログラムＰとアドレスＡｄの転送は、図示しないアドレ
スバス及びデータバスを介して行われる。
を説明する信号波形図である。ＣＰＵ１は、ＲＡＭ３に
対してプログラムを、ＲＡＭ４に対してデータの初期値
をそれぞれダウンロードする。ダウンロードのために、
ＣＰＵ１は、チップセレクト信号ＣＳ１／またはＣＳ２
／を“Ｌ”に設定すると共に、リードライト信号RDor(W
R/) を“Ｌ”にする。この状態で、ＣＰＵ１がデータＤ
或いはプログラムＰとアドレスＡｄと共に、ＲＡＭ３及
びＲＡＭ４へ転送することで、クロック信号ＣＫに同期
してダウンロードが行われる。なお、データＤ或いはプ
ログラムＰとアドレスＡｄの転送は、図示しないアドレ
スバス及びデータバスを介して行われる。
【０００５】図４は、図２中のＤＳＰのＲＡＭアクセス
を説明する信号波形図である。ＤＳＰ２がＲＡＭ３上の
プログラムＰを読出す場合、ＤＳＰ２は、クロック信号
ＣＫの立下がりでアドレスＡｄをアドレスバスに供給す
ると共に、信号ＰＳ／のレベルを“Ｌ”にし、リードラ
イト信号Ror(W/）を“Ｈ”にする。ここで、ストローブ
信号MSTRB/が“Ｌ”になると、ＲＡＭ３からのリードが
可能になり、アドレスＡｄに対応するプログラムＰが読
出される。ＤＳＰ２がＲＡＭ４に対してデータＤの書込
みを行う場合、クロック信号ＣＫの立上りで、アドレス
Ａｄをアドレスバスに供給すると共に、信号ＤＳ／のレ
ベルを“Ｌ”にし、リードライト信号Ror(W/）を“Ｌ”
にする。この状態でストローブ信号MSTRB/が“Ｌ”にな
ると、ＲＡＭ４に対する書込みが可能になり、データＤ
がアドレスＡｄの示す位置に書込まれる。
を説明する信号波形図である。ＤＳＰ２がＲＡＭ３上の
プログラムＰを読出す場合、ＤＳＰ２は、クロック信号
ＣＫの立下がりでアドレスＡｄをアドレスバスに供給す
ると共に、信号ＰＳ／のレベルを“Ｌ”にし、リードラ
イト信号Ror(W/）を“Ｈ”にする。ここで、ストローブ
信号MSTRB/が“Ｌ”になると、ＲＡＭ３からのリードが
可能になり、アドレスＡｄに対応するプログラムＰが読
出される。ＤＳＰ２がＲＡＭ４に対してデータＤの書込
みを行う場合、クロック信号ＣＫの立上りで、アドレス
Ａｄをアドレスバスに供給すると共に、信号ＤＳ／のレ
ベルを“Ｌ”にし、リードライト信号Ror(W/）を“Ｌ”
にする。この状態でストローブ信号MSTRB/が“Ｌ”にな
ると、ＲＡＭ４に対する書込みが可能になり、データＤ
がアドレスＡｄの示す位置に書込まれる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
メモリアクセス制御回路では、次のような課題があっ
た。ＤＳＰ２と各ＲＡＭ３，４の間には、ＯＲゲート
５，６とスリーステートバッファ６，８がそれぞれ設け
られている。そのため、ＤＳＰ２が各ＲＡＭ３，４に対
してアクセスを行うときのアクセス時間は、２素子分だ
け余計に必要となる。つまり、高速なアクセスができな
いという課題があった。
メモリアクセス制御回路では、次のような課題があっ
た。ＤＳＰ２と各ＲＡＭ３，４の間には、ＯＲゲート
５，６とスリーステートバッファ６，８がそれぞれ設け
られている。そのため、ＤＳＰ２が各ＲＡＭ３，４に対
してアクセスを行うときのアクセス時間は、２素子分だ
け余計に必要となる。つまり、高速なアクセスができな
いという課題があった。
【０００７】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、プログラム及びデータの初期値をダ
ウンロードするときにプログラム空間用メモリとデータ
空間用メモリに対してアクセスする第１の装置と、前記
プログラム空間用メモリへの書込みは行なわず、該プロ
グラム空間用メモリから読出したプログラムに基づき前
記データ空間用メモリにアクセスを行って動作する第２
の装置との間に設けられ、前記第１及び第２の装置の前
記プログラム空間用メモリと前記データ空間用メモリに
対するアクセスを制御するメモリアクセス制御回路にお
いて、次のような構成にしている。即ち、前記第２の装
置側から送出する前記プログラム空間用メモリ及び前記
データ空間用メモリに対するストローブ信号は、該前記
プログラム空間用メモリと前記データ空間用メモリのチ
ップセレクト端子にそれぞれ直接入力し、前記プログラ
ム空間用メモリからの読出しを選択する信号と前記デー
タ空間用メモリからの読出しを選択する信号とは、該プ
ログラム空間用メモリと該データ空間用メモリの読出し
制御端子にそれぞれ直接入力し、該データ空間メモリに
対する書込みを指示する信号は該データ空間用メモリの
書込み制御端子に直接入力する構成にしている。また、
前記第１の装置と前記プログラム空間用メモリ及びデー
タ空間用メモリとの間に、該第１の装置の送出するチッ
プセレクト信号に基づき該プログラム空間用メモリ及び
データ空間用メモリのチップセレクト端子を活性化する
信号を生成する回路と、該第１の装置の送出するチップ
セレクト信号とリードライト信号とに基づき該プログラ
ム空間用メモリの書込み制御端子または読出し制御端子
を選択的に活性化する信号を生成する回路と、該第１の
装置の送出するチップセレクト信号とリードライト信号
とに基づき該データ空間用メモリの書込み制御端子また
は読出し制御端子を選択的に活性化する信号を生成する
回路とを、設けている。
を解決するために、プログラム及びデータの初期値をダ
ウンロードするときにプログラム空間用メモリとデータ
空間用メモリに対してアクセスする第１の装置と、前記
プログラム空間用メモリへの書込みは行なわず、該プロ
グラム空間用メモリから読出したプログラムに基づき前
記データ空間用メモリにアクセスを行って動作する第２
の装置との間に設けられ、前記第１及び第２の装置の前
記プログラム空間用メモリと前記データ空間用メモリに
対するアクセスを制御するメモリアクセス制御回路にお
いて、次のような構成にしている。即ち、前記第２の装
置側から送出する前記プログラム空間用メモリ及び前記
データ空間用メモリに対するストローブ信号は、該前記
プログラム空間用メモリと前記データ空間用メモリのチ
ップセレクト端子にそれぞれ直接入力し、前記プログラ
ム空間用メモリからの読出しを選択する信号と前記デー
タ空間用メモリからの読出しを選択する信号とは、該プ
ログラム空間用メモリと該データ空間用メモリの読出し
制御端子にそれぞれ直接入力し、該データ空間メモリに
対する書込みを指示する信号は該データ空間用メモリの
書込み制御端子に直接入力する構成にしている。また、
前記第１の装置と前記プログラム空間用メモリ及びデー
タ空間用メモリとの間に、該第１の装置の送出するチッ
プセレクト信号に基づき該プログラム空間用メモリ及び
データ空間用メモリのチップセレクト端子を活性化する
信号を生成する回路と、該第１の装置の送出するチップ
セレクト信号とリードライト信号とに基づき該プログラ
ム空間用メモリの書込み制御端子または読出し制御端子
を選択的に活性化する信号を生成する回路と、該第１の
装置の送出するチップセレクト信号とリードライト信号
とに基づき該データ空間用メモリの書込み制御端子また
は読出し制御端子を選択的に活性化する信号を生成する
回路とを、設けている。
【０００８】第２の発明は、プログラム及びデータの初
期値をダウンロードするときのみプログラム空間用メモ
リとデータ空間用メモリに対する書込みを行い、該プロ
グラム空間用メモリとデータ空間用メモリからの読出し
は行わない第１の装置と、前記プログラム空間用メモリ
への書込みは行なわず、該プログラム空間用メモリから
読出したプログラムに基づき前記データ空間用メモリに
アクセスを行って動作する第２の装置との間に設けら
れ、前記第１及び第２の装置の前記プログラム空間用メ
モリと前記データ空間用メモリに対するアクセスを制御
するメモリアクセス制御回路において、次のような構成
にしている。即ち、前記第２の装置側から送出する前記
プログラム空間用メモリ及び前記データ空間用メモリに
対するストローブ信号は、該前記プログラム空間用メモ
リと前記データ空間用メモリのチップセレクト端子にそ
れぞれ直接入力し、前記プログラム空間用メモリからの
読出しを選択する信号と前記データ空間用メモリからの
読出しを選択する信号とは、該プログラム空間用メモリ
と該データ空間用メモリの読出し制御端子にそれぞれ直
接入力し、該データ空間メモリに対する書込みを指示す
る信号は該データ空間用メモリの書込み制御端子に直接
入力する構成にしている。そして、前記第１の装置と前
記プログラム空間用メモリ及びデータ空間用メモリとの
間に、該第１の装置の送出するチップセレクト信号に基
づき該プログラム空間用メモリ及びデータ空間用メモリ
のチップセレクト端子を活性化する信号を生成する回路
と、該第１の装置の送出するチップセレクト信号とリー
ドライト信号とに基づき該プログラム空間用メモリの書
込み制御端子を活性化する信号を生成する回路と、該第
１の装置の送出するチップセレクト信号とリードライト
信号とに基づき該データ空間用メモリの書込み制御端子
を活性化する信号を生成する回路とを、設けている。
期値をダウンロードするときのみプログラム空間用メモ
リとデータ空間用メモリに対する書込みを行い、該プロ
グラム空間用メモリとデータ空間用メモリからの読出し
は行わない第１の装置と、前記プログラム空間用メモリ
への書込みは行なわず、該プログラム空間用メモリから
読出したプログラムに基づき前記データ空間用メモリに
アクセスを行って動作する第２の装置との間に設けら
れ、前記第１及び第２の装置の前記プログラム空間用メ
モリと前記データ空間用メモリに対するアクセスを制御
するメモリアクセス制御回路において、次のような構成
にしている。即ち、前記第２の装置側から送出する前記
プログラム空間用メモリ及び前記データ空間用メモリに
対するストローブ信号は、該前記プログラム空間用メモ
リと前記データ空間用メモリのチップセレクト端子にそ
れぞれ直接入力し、前記プログラム空間用メモリからの
読出しを選択する信号と前記データ空間用メモリからの
読出しを選択する信号とは、該プログラム空間用メモリ
と該データ空間用メモリの読出し制御端子にそれぞれ直
接入力し、該データ空間メモリに対する書込みを指示す
る信号は該データ空間用メモリの書込み制御端子に直接
入力する構成にしている。そして、前記第１の装置と前
記プログラム空間用メモリ及びデータ空間用メモリとの
間に、該第１の装置の送出するチップセレクト信号に基
づき該プログラム空間用メモリ及びデータ空間用メモリ
のチップセレクト端子を活性化する信号を生成する回路
と、該第１の装置の送出するチップセレクト信号とリー
ドライト信号とに基づき該プログラム空間用メモリの書
込み制御端子を活性化する信号を生成する回路と、該第
１の装置の送出するチップセレクト信号とリードライト
信号とに基づき該データ空間用メモリの書込み制御端子
を活性化する信号を生成する回路とを、設けている。
【０００９】第１及び第２の発明によれば、以上のよう
にメモリアクセス制御回路を構成したので、プログラム
及びデータの初期値が、第１の装置側からダウンロード
されてプログラム空間用メモリとデータ空間用メモリに
格納される。第２の装置側が、プログラム空間用メモリ
とデータ空間用メモリに対してアクセスを行って動作す
る。ここで、第１の装置側からのプログラム空間メモリ
とデータ空間メモリに対するアクセスは、それらの間に
設けられた各回路によって制御され、第２の装置側から
出力されるアクセスに必要な信号は、該第２の装置から
直接、そのプログラム空間メモリ或いはデータ空間メモ
リに与えられる。
にメモリアクセス制御回路を構成したので、プログラム
及びデータの初期値が、第１の装置側からダウンロード
されてプログラム空間用メモリとデータ空間用メモリに
格納される。第２の装置側が、プログラム空間用メモリ
とデータ空間用メモリに対してアクセスを行って動作す
る。ここで、第１の装置側からのプログラム空間メモリ
とデータ空間メモリに対するアクセスは、それらの間に
設けられた各回路によって制御され、第２の装置側から
出力されるアクセスに必要な信号は、該第２の装置から
直接、そのプログラム空間メモリ或いはデータ空間メモ
リに与えられる。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すメモリアクセス
制御回路の回路図である。このメモリアクセス制御回路
は、第１の装置であるＣＰＵ２１と第２の装置であるＤ
ＳＰ２２間に設けられ、プログラム空間用ＲＡＭ２３と
データ空間用ＲＡＭ２４に対するそれらＣＰＵ２１及び
ＤＳＰ２２のアクセスの制御を行う回路である。ＣＰＵ
２１は、ＲＡＭ２３にプログラムを、ＲＡＭ２４に対し
てデータの初期値をそれぞれダウンロードするものであ
る。ＤＳＰ２２は、各ＲＡＭ２３，２４上のプログラム
空間とデータ空間を使用して演算を行うものであり、Ｒ
ＡＭ２３上のプログラム空間に対する書込みを行わない
ものとする。即ち、ＣＰＵ２１からのＲＡＭアクセス
は、ＤＳＰ２２からのＲＡＭアクセスに比べて、高速性
は必要がない使用環境にある。
制御回路の回路図である。このメモリアクセス制御回路
は、第１の装置であるＣＰＵ２１と第２の装置であるＤ
ＳＰ２２間に設けられ、プログラム空間用ＲＡＭ２３と
データ空間用ＲＡＭ２４に対するそれらＣＰＵ２１及び
ＤＳＰ２２のアクセスの制御を行う回路である。ＣＰＵ
２１は、ＲＡＭ２３にプログラムを、ＲＡＭ２４に対し
てデータの初期値をそれぞれダウンロードするものであ
る。ＤＳＰ２２は、各ＲＡＭ２３，２４上のプログラム
空間とデータ空間を使用して演算を行うものであり、Ｒ
ＡＭ２３上のプログラム空間に対する書込みを行わない
ものとする。即ち、ＣＰＵ２１からのＲＡＭアクセス
は、ＤＳＰ２２からのＲＡＭアクセスに比べて、高速性
は必要がない使用環境にある。
【００１１】ＣＰＵ２１側からは、２つの空間を選択す
るチップセレクト信号ＣＳ１／，ＣＳ２／と、リードラ
イト信号RDor(WR/) とを出力する構成である。ＤＳＰ２
２は、読出しのためにプログラム空間とデータ空間の２
つのアドレス空間を指示する２つの信号ＰＳ／，ＤＳ／
と、ＲＡＭ２３とＲＡＭ２４の共通のメモリストローブ
信号MSTRB/と、リードまたはライトを指示するリードラ
イト信号Ror(W/）とを出力するようになっている。メモ
リアクセス制御回路には、ＣＰＵ２１側からＲＡＭ２
３，２４に対するアクセスをするか、ＤＳＰ２２側から
ＲＡＭ２３，２４にアクセスするかをそれぞれ“Ｌ”と
“Ｈ”で示す、従来と同様の方向指示信号RAMDIRが入力
されている。メモリアクセス制御回路は、ストローブ信
号MSTRB/のレベルを設定するプルアップ抵抗２５と各信
号ＰＳ／，ＤＳ／のレベルをそれぞれ設定するプルアッ
プ抵抗２６，２７と、リードライト信号Ror(W/）のレベ
ルを設定するプルアップ抵抗２８を有している。プルア
ップ抵抗２５によってレベル設定されたストローブ信号
MSTRB/は、ＲＡＭ２３，２４の両方のチップセレクト端
子ＴCS/ に直接入力されるようになっている。プルアッ
プ抵抗２６，２７によってレベル設定された各信号ＰＳ
／，ＤＳ／は、ＲＡＭ２３，２４の読出し制御端子Ｔ
OE/ にそれぞれ直接入力されるようになっている。プル
アップ抵抗２８によってレベル設定されたリードライト
信号Ror(W/）は、ＲＡＭ２４の書込み制御端子ＴWE/ に
直接入力されるようになっている。
るチップセレクト信号ＣＳ１／，ＣＳ２／と、リードラ
イト信号RDor(WR/) とを出力する構成である。ＤＳＰ２
２は、読出しのためにプログラム空間とデータ空間の２
つのアドレス空間を指示する２つの信号ＰＳ／，ＤＳ／
と、ＲＡＭ２３とＲＡＭ２４の共通のメモリストローブ
信号MSTRB/と、リードまたはライトを指示するリードラ
イト信号Ror(W/）とを出力するようになっている。メモ
リアクセス制御回路には、ＣＰＵ２１側からＲＡＭ２
３，２４に対するアクセスをするか、ＤＳＰ２２側から
ＲＡＭ２３，２４にアクセスするかをそれぞれ“Ｌ”と
“Ｈ”で示す、従来と同様の方向指示信号RAMDIRが入力
されている。メモリアクセス制御回路は、ストローブ信
号MSTRB/のレベルを設定するプルアップ抵抗２５と各信
号ＰＳ／，ＤＳ／のレベルをそれぞれ設定するプルアッ
プ抵抗２６，２７と、リードライト信号Ror(W/）のレベ
ルを設定するプルアップ抵抗２８を有している。プルア
ップ抵抗２５によってレベル設定されたストローブ信号
MSTRB/は、ＲＡＭ２３，２４の両方のチップセレクト端
子ＴCS/ に直接入力されるようになっている。プルアッ
プ抵抗２６，２７によってレベル設定された各信号ＰＳ
／，ＤＳ／は、ＲＡＭ２３，２４の読出し制御端子Ｔ
OE/ にそれぞれ直接入力されるようになっている。プル
アップ抵抗２８によってレベル設定されたリードライト
信号Ror(W/）は、ＲＡＭ２４の書込み制御端子ＴWE/ に
直接入力されるようになっている。
【００１２】さらに、メモリアクセス制御回路には、Ｃ
ＰＵ２１側のチップセレクト信号ＣＳ１／のレベルを設
定するプルアップ抵抗２９と、チップセレクト信号ＣＳ
２／のレベルを設定するプルアップ抵抗３０と、リード
ライト信号RDor(WR/) のレベルを設定するプルアップ抵
抗３１とが、設けられている。プルアップ抵抗２９によ
ってレベルの設定されたチップセレクト信号ＣＳ１／
は、３つの２入力ＯＲゲート３２，３３，３４の各一方
の入力端子に共通に入力され、プルアップ抵抗３０によ
ってレベルの設定されたチップセレクト信号ＣＳ２／
は、２つの２入力ＯＲゲート３５，３６の各一方の入力
端子に共通に入力されると共に、ＯＲゲート３２の他方
の入力端子に入力される接続である。プルアップ抵抗３
１によってレベルの設定されたリードライト信号RDor(W
R/) は、ＯＲゲート３３，３６の他方の入力端子に入力
されると共に、インバータ３７を介して各ＯＲゲート３
４，３５の他方の入力端子にそれぞれ入力される接続で
ある。
ＰＵ２１側のチップセレクト信号ＣＳ１／のレベルを設
定するプルアップ抵抗２９と、チップセレクト信号ＣＳ
２／のレベルを設定するプルアップ抵抗３０と、リード
ライト信号RDor(WR/) のレベルを設定するプルアップ抵
抗３１とが、設けられている。プルアップ抵抗２９によ
ってレベルの設定されたチップセレクト信号ＣＳ１／
は、３つの２入力ＯＲゲート３２，３３，３４の各一方
の入力端子に共通に入力され、プルアップ抵抗３０によ
ってレベルの設定されたチップセレクト信号ＣＳ２／
は、２つの２入力ＯＲゲート３５，３６の各一方の入力
端子に共通に入力されると共に、ＯＲゲート３２の他方
の入力端子に入力される接続である。プルアップ抵抗３
１によってレベルの設定されたリードライト信号RDor(W
R/) は、ＯＲゲート３３，３６の他方の入力端子に入力
されると共に、インバータ３７を介して各ＯＲゲート３
４，３５の他方の入力端子にそれぞれ入力される接続で
ある。
【００１３】ＯＲゲート３２及び各ＯＲゲート３４〜３
６の出力側には、方向指示信号RAMDIRの反転信号を制御
入力とするスリーステートバッファ３８〜４１がそれぞ
れ接続されている。ＯＲゲート３２とスリーステートバ
ッファ３８は、プログラム空間用ＲＡＭ２３及びデータ
空間用ＲＡＭ２４のチップセレクト端子ＴCS/ を活性化
する信号を生成する回路である。スリーステートバッフ
ァ３８の出力側はプルアップ抵抗２５に接続され、プル
アップ抵抗２５によってレベルの設定されたスリーステ
ートバッファ３８の出力信号が、ＲＡＭ２３のチップセ
レクト端子ＴCS / に入力される接続である。ＯＲゲート
３３はＲＡＭ２３の書込み制御端子ＴWE / を活性化する
信号を生成する回路である。ＯＲゲート３３の出力側は
プルアップ抵抗４２に接続され、該プルアップ抵抗４２
によってレベルの設定されたＯＲゲート３３の出力信号
が、ＲＡＭ２３の書込み制御端子ＴWE/ に入力される接
続である。インバータ３７とＯＲゲート３４とスリース
テートバッファ３９は、ＲＡＭ２３の読出し制御端子Ｔ
OE/ を活性化する信号を生成する回路である。スリース
テートバッファ３９の出力側は、プルアップ抵抗２６に
接続され、該プルアップ抵抗２６によってレベルの設定
されたスリーステートバッファ３９の出力信号が、ＲＡ
Ｍ２３の読出し制御端子ＴOE/ に入力される接続であ
る。
６の出力側には、方向指示信号RAMDIRの反転信号を制御
入力とするスリーステートバッファ３８〜４１がそれぞ
れ接続されている。ＯＲゲート３２とスリーステートバ
ッファ３８は、プログラム空間用ＲＡＭ２３及びデータ
空間用ＲＡＭ２４のチップセレクト端子ＴCS/ を活性化
する信号を生成する回路である。スリーステートバッフ
ァ３８の出力側はプルアップ抵抗２５に接続され、プル
アップ抵抗２５によってレベルの設定されたスリーステ
ートバッファ３８の出力信号が、ＲＡＭ２３のチップセ
レクト端子ＴCS / に入力される接続である。ＯＲゲート
３３はＲＡＭ２３の書込み制御端子ＴWE / を活性化する
信号を生成する回路である。ＯＲゲート３３の出力側は
プルアップ抵抗４２に接続され、該プルアップ抵抗４２
によってレベルの設定されたＯＲゲート３３の出力信号
が、ＲＡＭ２３の書込み制御端子ＴWE/ に入力される接
続である。インバータ３７とＯＲゲート３４とスリース
テートバッファ３９は、ＲＡＭ２３の読出し制御端子Ｔ
OE/ を活性化する信号を生成する回路である。スリース
テートバッファ３９の出力側は、プルアップ抵抗２６に
接続され、該プルアップ抵抗２６によってレベルの設定
されたスリーステートバッファ３９の出力信号が、ＲＡ
Ｍ２３の読出し制御端子ＴOE/ に入力される接続であ
る。
【００１４】ＯＲゲート３６とスリーステートバッファ
４０は、ＲＡＭ２４の書込み制御端子ＴWE/ を活性化す
る信号を生成する回路である。スリーステートバッファ
３６の出力側はプルアップ抵抗２８に接続され、該プル
アップ抵抗２８によってレベルの設定されたスリーステ
ートバッファ４０の出力信号が、ＲＡＭ２４の書込み制
御端子ＴWE/ に入力される接続である。ＯＲゲート３５
とスリーステートバッファ４１は、ＲＡＭ２４の読出し
制御端子ＴOE/ を活性化する信号を生成する回路であ
る。スリーステートバッファ４１の出力側はプルアップ
抵抗２７に接続され、該プルアップ抵抗２７によってレ
ベルの設定されたスリーステートバッファ４１の出力信
号が、ＲＡＭ２４の読出し制御端子ＴOE/ に入力される
接続である。方向指示信号RAMDIRは、インバータ４３を
介してＣＰＵ２１のホールド端子ＴHOLD/ に入力される
と共に、直接、ＤＳＰ２２のホールド端子ＴHOLD/ に入
力される構成である。
４０は、ＲＡＭ２４の書込み制御端子ＴWE/ を活性化す
る信号を生成する回路である。スリーステートバッファ
３６の出力側はプルアップ抵抗２８に接続され、該プル
アップ抵抗２８によってレベルの設定されたスリーステ
ートバッファ４０の出力信号が、ＲＡＭ２４の書込み制
御端子ＴWE/ に入力される接続である。ＯＲゲート３５
とスリーステートバッファ４１は、ＲＡＭ２４の読出し
制御端子ＴOE/ を活性化する信号を生成する回路であ
る。スリーステートバッファ４１の出力側はプルアップ
抵抗２７に接続され、該プルアップ抵抗２７によってレ
ベルの設定されたスリーステートバッファ４１の出力信
号が、ＲＡＭ２４の読出し制御端子ＴOE/ に入力される
接続である。方向指示信号RAMDIRは、インバータ４３を
介してＣＰＵ２１のホールド端子ＴHOLD/ に入力される
と共に、直接、ＤＳＰ２２のホールド端子ＴHOLD/ に入
力される構成である。
【００１５】図５は、図１中のＲＡＭとＣＰＵとＤＳＰ
を接続するバスを示す図である。ＣＰＵ２１とＤＳＰ２
２とＲＡＭ２３，２４とは、データバスＢ１とアドレス
バスＢ２とで接続され、ＲＡＭ２３，２４がＣＰＵ２１
とＤＳＰ２２の両側からアクセス可能なように配線され
ている。図６は、図１の真理値とアクセス内容を説明す
る図であり、この図６を参照しつつ、図１のメモリアク
セス制御回路の動作を説明する。図６には、図１におけ
る各信号のレベルと、端子のレベルとが示されている。
例えば、方向指示信号RAMDIRが“Ｈ”のとき、ＣＰＵ２
１のホールド端子ＴHOLD / のレベルは“Ｌ”となり、Ｃ
ＰＵ２１の送出するチップセレクト信号ＣＳ１／，ＣＳ
２／及びリードライト信号RDor(WR/) は、すべてハイイ
ンピーダンス状態となる。このとき、トライステートバ
ッファ３８〜４１の出力信号もすべて、ハイインピーダ
ンス状態になっている。そのため、ＲＡＭ２３のチップ
セレクト端子ＴCS/ と書込み制御端子ＴWE/ と読出し制
御端子ＴOE/ は、ストローブ信号MSTRB/と、プルアップ
抵抗４２にレベルの設定されたＯＲゲート３３の出力信
号の“Ｈ”と、信号ＰＳ／の値をそれぞれ反映する。Ｒ
ＡＭ２４のチップセレクト端子ＴCS/ と書込み制御端子
ＴWE/ と読出し制御端子ＴOE/ は、ストローブ信号MSTR
B/と、プルアップ抵抗２８にレベルの設定されたリード
ライト信号Ror(W/) と、信号ＤＳ／の値を反映する。Ｄ
ＳＰ２２側からＲＡＭ２３のプログラム空間の読出し
（リード）を行う場合、各信号MSTRB/，ＰＳ／，ＤＳ
／，Ror(W/) のレベルは、それぞれ“Ｌ”，“Ｌ”，
“Ｈ”，“Ｈ”になり、ＲＡＭ２３の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”になる。よって、ＲＡＭ２３の内容が読出せるよ
うになる。このとき、ＲＡＭ２４の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｈ”であり、ＲＡＭ２４に対するアクセスは、行われ
ない。
を接続するバスを示す図である。ＣＰＵ２１とＤＳＰ２
２とＲＡＭ２３，２４とは、データバスＢ１とアドレス
バスＢ２とで接続され、ＲＡＭ２３，２４がＣＰＵ２１
とＤＳＰ２２の両側からアクセス可能なように配線され
ている。図６は、図１の真理値とアクセス内容を説明す
る図であり、この図６を参照しつつ、図１のメモリアク
セス制御回路の動作を説明する。図６には、図１におけ
る各信号のレベルと、端子のレベルとが示されている。
例えば、方向指示信号RAMDIRが“Ｈ”のとき、ＣＰＵ２
１のホールド端子ＴHOLD / のレベルは“Ｌ”となり、Ｃ
ＰＵ２１の送出するチップセレクト信号ＣＳ１／，ＣＳ
２／及びリードライト信号RDor(WR/) は、すべてハイイ
ンピーダンス状態となる。このとき、トライステートバ
ッファ３８〜４１の出力信号もすべて、ハイインピーダ
ンス状態になっている。そのため、ＲＡＭ２３のチップ
セレクト端子ＴCS/ と書込み制御端子ＴWE/ と読出し制
御端子ＴOE/ は、ストローブ信号MSTRB/と、プルアップ
抵抗４２にレベルの設定されたＯＲゲート３３の出力信
号の“Ｈ”と、信号ＰＳ／の値をそれぞれ反映する。Ｒ
ＡＭ２４のチップセレクト端子ＴCS/ と書込み制御端子
ＴWE/ と読出し制御端子ＴOE/ は、ストローブ信号MSTR
B/と、プルアップ抵抗２８にレベルの設定されたリード
ライト信号Ror(W/) と、信号ＤＳ／の値を反映する。Ｄ
ＳＰ２２側からＲＡＭ２３のプログラム空間の読出し
（リード）を行う場合、各信号MSTRB/，ＰＳ／，ＤＳ
／，Ror(W/) のレベルは、それぞれ“Ｌ”，“Ｌ”，
“Ｈ”，“Ｈ”になり、ＲＡＭ２３の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”になる。よって、ＲＡＭ２３の内容が読出せるよ
うになる。このとき、ＲＡＭ２４の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｈ”であり、ＲＡＭ２４に対するアクセスは、行われ
ない。
【００１６】ＤＳＰ２２側から、ＲＡＭ２４のデータ空
間に対して書込みを行う場合、ＤＳＰ２２から送出する
各信号MSTRB/，ＰＳ／，ＤＳ／，Ror(W/) のレベルは、
それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”になるので、
ＲＡＭ２３の各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレベルは
それぞれ“Ｌ”，“Ｈ”，“Ｈ”となり、該ＲＡＭ２３
に対するアクセスは行われない。このとき、ＲＡＭ２４
の各端子ＴCS/ ，ＴWE / ，ＴOE/ のレベルはそれぞれ
“Ｌ”，“Ｌ”，“Ｌ”となり、ＲＡＭ２４に対して書
込みが行われる。ＤＳＰ２２側から、ＲＡＭ２４のデー
タ空間に対して読出しを行う場合、ＤＳＰ２２から送出
する各信号MSTRB/，ＰＳ／，ＤＳ／，Ror(W/) のレベル
は、それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”になるの
で、ＲＡＭ２３の各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレベ
ルはそれぞれ“Ｌ”，“Ｈ”，“Ｈ”となり、該ＲＡＭ
２３に対するアクセスは行われない。このとき、ＲＡＭ
２４の各端子ＴCS/ ，ＴWE / ，ＴOE/ のレベルは、それ
ぞれ“Ｌ”，“Ｈ”，“Ｌ”となり、ＲＡＭ２４から読
出しが行われる。
間に対して書込みを行う場合、ＤＳＰ２２から送出する
各信号MSTRB/，ＰＳ／，ＤＳ／，Ror(W/) のレベルは、
それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”になるので、
ＲＡＭ２３の各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレベルは
それぞれ“Ｌ”，“Ｈ”，“Ｈ”となり、該ＲＡＭ２３
に対するアクセスは行われない。このとき、ＲＡＭ２４
の各端子ＴCS/ ，ＴWE / ，ＴOE/ のレベルはそれぞれ
“Ｌ”，“Ｌ”，“Ｌ”となり、ＲＡＭ２４に対して書
込みが行われる。ＤＳＰ２２側から、ＲＡＭ２４のデー
タ空間に対して読出しを行う場合、ＤＳＰ２２から送出
する各信号MSTRB/，ＰＳ／，ＤＳ／，Ror(W/) のレベル
は、それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”になるの
で、ＲＡＭ２３の各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレベ
ルはそれぞれ“Ｌ”，“Ｈ”，“Ｈ”となり、該ＲＡＭ
２３に対するアクセスは行われない。このとき、ＲＡＭ
２４の各端子ＴCS/ ，ＴWE / ，ＴOE/ のレベルは、それ
ぞれ“Ｌ”，“Ｈ”，“Ｌ”となり、ＲＡＭ２４から読
出しが行われる。
【００１７】一方、方向指示信号RAMDIRが“Ｌ”のと
き、ＤＳＰ２２の出力する信号MSTRB/，ＰＳ／，ＤＳ
／，Ror(W/) はすべてハイインピーダンス状態になり、
各トライステートバッファ３８〜４１はいずれも導通状
態になる。よって、ＲＡＭ２３の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ のレベルは、ＯＲゲート３２，３３，３
４の出力信号のレベルを反映する。また、ＲＡＭ２４の
各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレベルは、ＯＲゲート
３２，３５，３６の出力信号のレベルを反映する。その
ため、図６のように、ＣＰＵ２１側からＲＡＭ２３のプ
ログラム空間の読出しを行うと、ＣＰＵ２１の出力する
各信号ＣＳ１／，ＣＳ２／，RDor(WR/) がそれぞれ
“Ｌ”，“Ｈ”，“Ｈ”になり、ＲＡＭ２３の各端子Ｔ
CS/ ，ＴWE/ ，ＴOE/ のレベルは、それぞれ“Ｌ”，
“Ｈ”，“Ｌ”になり、ＲＡＭ２３の内容が読出せる。
また、このとき、ＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，
ＴOE/ のレベルは、それぞれ“Ｌ”，“Ｈ”，“Ｈ”と
なり、ＲＡＭ２４に対するアクセスは行われない。ＣＰ
Ｕ２１側からＲＡＭ２３の書込みつまりダウンロードを
行うとき、ＣＰＵ２１の送出する各信号ＣＳ１／，ＣＳ
２／，RDor(WR/) のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”になるので、ＲＡＭ２３の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”となり、ＲＡＭ２３に対してライトが行われる。
このとき、ＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，ＴOE/
のレベルは、それぞれ“Ｌ”，“Ｈ”，“Ｈ”となり、
ＲＡＭ２４に対するアクセスは行われない。
き、ＤＳＰ２２の出力する信号MSTRB/，ＰＳ／，ＤＳ
／，Ror(W/) はすべてハイインピーダンス状態になり、
各トライステートバッファ３８〜４１はいずれも導通状
態になる。よって、ＲＡＭ２３の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ のレベルは、ＯＲゲート３２，３３，３
４の出力信号のレベルを反映する。また、ＲＡＭ２４の
各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレベルは、ＯＲゲート
３２，３５，３６の出力信号のレベルを反映する。その
ため、図６のように、ＣＰＵ２１側からＲＡＭ２３のプ
ログラム空間の読出しを行うと、ＣＰＵ２１の出力する
各信号ＣＳ１／，ＣＳ２／，RDor(WR/) がそれぞれ
“Ｌ”，“Ｈ”，“Ｈ”になり、ＲＡＭ２３の各端子Ｔ
CS/ ，ＴWE/ ，ＴOE/ のレベルは、それぞれ“Ｌ”，
“Ｈ”，“Ｌ”になり、ＲＡＭ２３の内容が読出せる。
また、このとき、ＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，
ＴOE/ のレベルは、それぞれ“Ｌ”，“Ｈ”，“Ｈ”と
なり、ＲＡＭ２４に対するアクセスは行われない。ＣＰ
Ｕ２１側からＲＡＭ２３の書込みつまりダウンロードを
行うとき、ＣＰＵ２１の送出する各信号ＣＳ１／，ＣＳ
２／，RDor(WR/) のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”になるので、ＲＡＭ２３の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”となり、ＲＡＭ２３に対してライトが行われる。
このとき、ＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，ＴOE/
のレベルは、それぞれ“Ｌ”，“Ｈ”，“Ｈ”となり、
ＲＡＭ２４に対するアクセスは行われない。
【００１８】ＣＰＵ２１側からＲＡＭ２４のデータ空間
の読出しを行うとき、ＣＰＵ２１の送出する各信号ＣＳ
１／，ＣＳ２／，RDor(WR/) のレベルはそれぞれ
“Ｈ”，“Ｌ”，“Ｈ”になるので、ＲＡＭ２３の各端
子ＴCS/ ，ＴWE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，
“Ｈ”，“Ｈ”となり、ＲＡＭ２３に対するアクセスは
行われない。このとき、ＲＡＭ２４の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ のレベルは、それぞれ“Ｌ”，“Ｈ”，
“Ｌ”となり、ＲＡＭ２４の内容が読出せる。ＣＰＵ２
１側からＲＡＭ２４のデータ空間に対して書込みを行う
とき、ＣＰＵ２１の送出する各信号ＣＳ１／，ＣＳ２
／，RDor(WR/) のレベルはそれぞれ“Ｈ”，“Ｌ”，
“Ｌ”になるので、ＲＡＭ２３の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｈ”となり、ＲＡＭ２３に対するアクセスは行われな
い。このとき、ＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，Ｔ
OE/ のレベルはそれぞれ“Ｌ”，“Ｌ”，“Ｈ”であ
り、ＲＡＭ２４に対する書込みが行われる。
の読出しを行うとき、ＣＰＵ２１の送出する各信号ＣＳ
１／，ＣＳ２／，RDor(WR/) のレベルはそれぞれ
“Ｈ”，“Ｌ”，“Ｈ”になるので、ＲＡＭ２３の各端
子ＴCS/ ，ＴWE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，
“Ｈ”，“Ｈ”となり、ＲＡＭ２３に対するアクセスは
行われない。このとき、ＲＡＭ２４の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ のレベルは、それぞれ“Ｌ”，“Ｈ”，
“Ｌ”となり、ＲＡＭ２４の内容が読出せる。ＣＰＵ２
１側からＲＡＭ２４のデータ空間に対して書込みを行う
とき、ＣＰＵ２１の送出する各信号ＣＳ１／，ＣＳ２
／，RDor(WR/) のレベルはそれぞれ“Ｈ”，“Ｌ”，
“Ｌ”になるので、ＲＡＭ２３の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ のレベルはそれぞれ“Ｌ”，“Ｈ”，
“Ｈ”となり、ＲＡＭ２３に対するアクセスは行われな
い。このとき、ＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，Ｔ
OE/ のレベルはそれぞれ“Ｌ”，“Ｌ”，“Ｈ”であ
り、ＲＡＭ２４に対する書込みが行われる。
【００１９】以上のように、この第１の実施形態では、
プログラム及びデータの初期値をダウンロードするとき
ＲＡＭ２３とＲＡＭ２４にアクセスするＣＰＵ２１と、
ＲＡＭ２３への書込みは行なわないＤＳＰ２２とに対す
るメモリアクセス制御回路において、ＣＰＵ２１とＲＡ
Ｍ２３，２４の間に、ＲＡＭ２３の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ とＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，Ｔ
OE/ をそれぞれ活性化する信号を生成する回路を設け、
ＤＳＰ２２側からの各信号MSTRB/、ＤＳ／，ＰＳ／，Ro
r(W/) は、各ＲＡＭ２３，２４の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ に直接入力する構成にしている。そのた
め、ＤＳＰ２２とＲＡＭ２３，２４間のゲートが省略で
き、該ＤＳＰ２２側からのＲＡＭ２３，２４に対するア
クセスに遅延がなくなり、演算処理が高速になる。
プログラム及びデータの初期値をダウンロードするとき
ＲＡＭ２３とＲＡＭ２４にアクセスするＣＰＵ２１と、
ＲＡＭ２３への書込みは行なわないＤＳＰ２２とに対す
るメモリアクセス制御回路において、ＣＰＵ２１とＲＡ
Ｍ２３，２４の間に、ＲＡＭ２３の各端子ＴCS/ ，Ｔ
WE/ ，ＴOE/ とＲＡＭ２４の各端子ＴCS/ ，ＴWE/ ，Ｔ
OE/ をそれぞれ活性化する信号を生成する回路を設け、
ＤＳＰ２２側からの各信号MSTRB/、ＤＳ／，ＰＳ／，Ro
r(W/) は、各ＲＡＭ２３，２４の各端子ＴCS/ ，
ＴWE/ ，ＴOE/ に直接入力する構成にしている。そのた
め、ＤＳＰ２２とＲＡＭ２３，２４間のゲートが省略で
き、該ＤＳＰ２２側からのＲＡＭ２３，２４に対するア
クセスに遅延がなくなり、演算処理が高速になる。
【００２０】第２の実施形態 図７は、本発明の第２の実施形態を示すメモリアクセス
制御回路の回路図であり、図１中の共通の要素には、共
通の符号が付されている。このメモリアクセス制御回路
は、第１の装置であるＣＰＵ５１と第２の装置であるＤ
ＳＰ５２間に設けられ、プログラム空間用ＲＡＭ５３と
データ空間用ＲＡＭ５４に対する該ＣＰＵ５１及びＤＳ
Ｐ５２のアクセスの制御を行う回路である。ＣＰＵ５１
は、ＲＡＭ５３にプログラムを、ＲＡＭ５４に対してデ
ータの初期値をそれぞれダウンロードし、ＲＡＭ５３，
５４の内容は読出さないものである。つまり、ＣＰＵ５
１はダウンロードのときだけＲＡＭ５３，５４にアクセ
スするものである。ＤＳＰ５２は、各ＲＡＭ５３，５４
上のプログラム空間とデータ空間を使用して演算を行う
ものであり、ＲＡＭ５３上のプログラム空間に対する書
込みを行わないものとする。即ち、ＣＰＵ５１からのＲ
ＡＭアクセスは、ＤＳＰ５２からのＲＡＭアクセスに比
べて、高速性は必要がない使用環境にある。
制御回路の回路図であり、図１中の共通の要素には、共
通の符号が付されている。このメモリアクセス制御回路
は、第１の装置であるＣＰＵ５１と第２の装置であるＤ
ＳＰ５２間に設けられ、プログラム空間用ＲＡＭ５３と
データ空間用ＲＡＭ５４に対する該ＣＰＵ５１及びＤＳ
Ｐ５２のアクセスの制御を行う回路である。ＣＰＵ５１
は、ＲＡＭ５３にプログラムを、ＲＡＭ５４に対してデ
ータの初期値をそれぞれダウンロードし、ＲＡＭ５３，
５４の内容は読出さないものである。つまり、ＣＰＵ５
１はダウンロードのときだけＲＡＭ５３，５４にアクセ
スするものである。ＤＳＰ５２は、各ＲＡＭ５３，５４
上のプログラム空間とデータ空間を使用して演算を行う
ものであり、ＲＡＭ５３上のプログラム空間に対する書
込みを行わないものとする。即ち、ＣＰＵ５１からのＲ
ＡＭアクセスは、ＤＳＰ５２からのＲＡＭアクセスに比
べて、高速性は必要がない使用環境にある。
【００２１】ＣＰＵ５１側からは、チップセレクト信号
ＣＳ１／，ＣＳ２／と、リードライト信号RDor(WR/) と
を出力する構成であり、ＤＳＰ５２側からは、読出しの
ためにプログラム空間とデータ空間をそれぞれ指示する
信号ＰＳ／，ＤＳ／と、各ＲＡＭ５３，５４の共通のメ
モリストローブ信号MSTRB / と、リードまたはライトを
指示するリードライト信号Ror(W/）とを出力するように
なっている。メモリアクセス制御回路は、第１の実施形
態と同様に各信号MSTRB/，ＰＳ／，ＤＳ／，Ror(W/）の
レベルをそれぞれ設定するプルアップ抵抗５５，５６，
５７５８を有している。プルアップ抵抗５５によってレ
ベル設定されたストローブ信号MSTRB/は、ＲＡＭ５３，
５４の両方のチップセレクト端子ＴCS/ に直接入力さ
れ、プルアップ抵抗５６，５７によってレベル設定され
た各信号ＰＳ／，ＤＳ／が、ＲＡＭ５３，５４の読出し
制御端子ＴOE/ にそれぞれ直接入力されるようになって
いる。プルアップ抵抗５８によってレベル設定されたリ
ードライト信号Ror(W/）は、ＲＡＭ５４の書込み制御端
子ＴWE/ に直接入力されるようになっている。即ち、Ｄ
ＳＰ５４とＲＡＭ５３，５４間の接続は、第１の実施形
態と同様になっている。
ＣＳ１／，ＣＳ２／と、リードライト信号RDor(WR/) と
を出力する構成であり、ＤＳＰ５２側からは、読出しの
ためにプログラム空間とデータ空間をそれぞれ指示する
信号ＰＳ／，ＤＳ／と、各ＲＡＭ５３，５４の共通のメ
モリストローブ信号MSTRB / と、リードまたはライトを
指示するリードライト信号Ror(W/）とを出力するように
なっている。メモリアクセス制御回路は、第１の実施形
態と同様に各信号MSTRB/，ＰＳ／，ＤＳ／，Ror(W/）の
レベルをそれぞれ設定するプルアップ抵抗５５，５６，
５７５８を有している。プルアップ抵抗５５によってレ
ベル設定されたストローブ信号MSTRB/は、ＲＡＭ５３，
５４の両方のチップセレクト端子ＴCS/ に直接入力さ
れ、プルアップ抵抗５６，５７によってレベル設定され
た各信号ＰＳ／，ＤＳ／が、ＲＡＭ５３，５４の読出し
制御端子ＴOE/ にそれぞれ直接入力されるようになって
いる。プルアップ抵抗５８によってレベル設定されたリ
ードライト信号Ror(W/）は、ＲＡＭ５４の書込み制御端
子ＴWE/ に直接入力されるようになっている。即ち、Ｄ
ＳＰ５４とＲＡＭ５３，５４間の接続は、第１の実施形
態と同様になっている。
【００２２】ＣＰＵ５１とＲＡＭ５３，５４間には、Ｃ
ＰＵ５１側の送出する各信号ＣＳ１／，ＣＳ２／，RDor
(WR/) のレベルをそれぞれ設定するプルアップ抵抗５
９，６０，６１とが、設けられている。プルアップ抵抗
５９によってレベルの設定されたチップセレクト信号Ｃ
Ｓ１／は、２つの２入力ＯＲゲート６２，６３の各一方
の入力端子に共通に入力され、プルアップ抵抗６０によ
ってレベル設定されたチップセレクト信号ＣＳ２／は、
２入力ＯＲゲート６４の一方の入力端子に入力されると
共に、前記ＯＲゲート６２の他方の入力端子に入力され
る接続である。プルアップ抵抗６１によってレベル設定
されたリードライト信号RDor(WR/) は、ＯＲゲート６
３，６４の他方の入力端子に入力される接続である。Ｏ
Ｒゲート６２及びＯＲゲート６４の出力側には、方向指
示信号RAMDIRの反転信号を制御入力とするスリーステー
トバッファ６５，６６がそれぞれ接続されている。ＯＲ
ゲート６２とスリーステートバッファ６５は、プログラ
ム空間用ＲＡＭ５３及びデータ空間用ＲＡＭ５４のチッ
プセレクト端子ＴCS/ を活性化する信号を生成する回路
である。スリーステートバッファ６５の出力側はプルア
ップ抵抗５５に接続され、プルアップ抵抗５５によって
レベル設定されたスリーステートバッファ６５の出力信
号が、ＲＡＭ５３のチップセレクト端子ＴCS/ に入力さ
れる接続である。ＯＲゲート６３はＲＡＭ５３の書込み
制御端子ＴWE/ を活性化する信号を生成する回路であ
る。ＯＲゲート６３の出力側はプルアップ抵抗６７に接
続され、該プルアップ抵抗６７によってレベルの設定さ
れたＯＲゲート６３の出力信号は、ＲＡＭ５３の書込み
制御端子ＴWE/ に入力される接続である。
ＰＵ５１側の送出する各信号ＣＳ１／，ＣＳ２／，RDor
(WR/) のレベルをそれぞれ設定するプルアップ抵抗５
９，６０，６１とが、設けられている。プルアップ抵抗
５９によってレベルの設定されたチップセレクト信号Ｃ
Ｓ１／は、２つの２入力ＯＲゲート６２，６３の各一方
の入力端子に共通に入力され、プルアップ抵抗６０によ
ってレベル設定されたチップセレクト信号ＣＳ２／は、
２入力ＯＲゲート６４の一方の入力端子に入力されると
共に、前記ＯＲゲート６２の他方の入力端子に入力され
る接続である。プルアップ抵抗６１によってレベル設定
されたリードライト信号RDor(WR/) は、ＯＲゲート６
３，６４の他方の入力端子に入力される接続である。Ｏ
Ｒゲート６２及びＯＲゲート６４の出力側には、方向指
示信号RAMDIRの反転信号を制御入力とするスリーステー
トバッファ６５，６６がそれぞれ接続されている。ＯＲ
ゲート６２とスリーステートバッファ６５は、プログラ
ム空間用ＲＡＭ５３及びデータ空間用ＲＡＭ５４のチッ
プセレクト端子ＴCS/ を活性化する信号を生成する回路
である。スリーステートバッファ６５の出力側はプルア
ップ抵抗５５に接続され、プルアップ抵抗５５によって
レベル設定されたスリーステートバッファ６５の出力信
号が、ＲＡＭ５３のチップセレクト端子ＴCS/ に入力さ
れる接続である。ＯＲゲート６３はＲＡＭ５３の書込み
制御端子ＴWE/ を活性化する信号を生成する回路であ
る。ＯＲゲート６３の出力側はプルアップ抵抗６７に接
続され、該プルアップ抵抗６７によってレベルの設定さ
れたＯＲゲート６３の出力信号は、ＲＡＭ５３の書込み
制御端子ＴWE/ に入力される接続である。
【００２３】ＯＲゲート６４とスリーステートバッファ
６６は、ＲＡＭ５４の書込み制御端子ＴWE/ を活性化す
る信号を生成する回路である。スリーステートバッファ
６６の出力側はプルアップ抵抗５８に接続され、該プル
アップ抵抗５８によってレベルの設定されたスリーステ
ートバッファ６６の出力信号が、ＲＡＭ５４の書込み制
御端子ＴWE/ に入力される接続である。方向指示信号RA
MDIRは、インバータ６８を介してＣＰＵ５１のホールド
端子ＴHOLD/ に入力されると共に、直接、ＤＳＰ５２の
ホールド端子ＴHOLD/ に入力される構成である。即ち、
この第２の実施形態のメモリアクセス制御回路は、第１
の実施形態におけるＯＲゲート３４，３５、スリーステ
ートバッファ３９，４１及びインバータ３７で形成され
る回路を省略した構成である。なお、ＣＰＵ５１とＤＳ
Ｐ５２とＲＡＭ５３，５４とは、図５と同様に、データ
バスとアドレスバスとで接続され、ＲＡＭ５３，５４が
ＣＰＵ５１とＤＳＰ５２の両側からアクセス可能なよう
に配線されている。
６６は、ＲＡＭ５４の書込み制御端子ＴWE/ を活性化す
る信号を生成する回路である。スリーステートバッファ
６６の出力側はプルアップ抵抗５８に接続され、該プル
アップ抵抗５８によってレベルの設定されたスリーステ
ートバッファ６６の出力信号が、ＲＡＭ５４の書込み制
御端子ＴWE/ に入力される接続である。方向指示信号RA
MDIRは、インバータ６８を介してＣＰＵ５１のホールド
端子ＴHOLD/ に入力されると共に、直接、ＤＳＰ５２の
ホールド端子ＴHOLD/ に入力される構成である。即ち、
この第２の実施形態のメモリアクセス制御回路は、第１
の実施形態におけるＯＲゲート３４，３５、スリーステ
ートバッファ３９，４１及びインバータ３７で形成され
る回路を省略した構成である。なお、ＣＰＵ５１とＤＳ
Ｐ５２とＲＡＭ５３，５４とは、図５と同様に、データ
バスとアドレスバスとで接続され、ＲＡＭ５３，５４が
ＣＰＵ５１とＤＳＰ５２の両側からアクセス可能なよう
に配線されている。
【００２４】次に、図７のメモリアクセス制御回路の動
作を説明する。ＣＰＵ５１側からＲＡＭ５４上のデータ
空間を読出す動作とＲＡＭ５３上のプログラム空間を読
出す動作以外は第１の実施形態と同様である。ＣＰ５１
側からＲＡＭ５３のプログラムを読出そうとすると、Ｃ
ＰＵ５１の送出する各チップセレクト信号ＣＳ１／，Ｃ
Ｓ２／とリードライト信号RDor(WR/) のレベルは、それ
ぞ“Ｌ”，“Ｈ”，“Ｈ”になる。ＲＡＭ５３の読出し
制御端子ＴOE/ のレベルはプルアップ抵抗５６で設定さ
れ、ＲＡＭ５３のチップセレクト端子ＴCS/ と書込み制
御端子ＴWE/ と読出し制御端子ＴOE/ のレベルは、それ
ぞれ“Ｌ”，“Ｈ”，“Ｈ”になる。そのため、ＲＡＭ
５３からの読出しは行なわれない。また、このとき、Ｒ
ＡＭ５４の読出し制御端子ＴOE/ のレベルはプルアップ
抵抗５７で設定され、ＲＡＭ５４のチップセレクト端子
ＴCS/ と書込み制御端子ＴWE/ と読出し制御端子ＴOE/
のレベルはそれぞれ“Ｌ”，“Ｈ”，“Ｈ”となる。よ
ってＲＡＭ５４も動作しない。ＣＰＵ５１からＲＡＭ５
４のデータ空間の読出しを行うと、ＣＰＵ５１の送出す
る各信号ＣＳ１／，ＣＳ２／，RDor(WR/) のレベルは、
それぞれ“Ｈ”，“Ｌ”，“Ｈ”になる。そのため、各
ＲＡＭ５３，５４の各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレ
ベルは、共に“Ｌ”，“Ｈ”，“Ｈ”になる。そのた
め、ＲＡＭ５３，５４からは読出しが行なわれない。
作を説明する。ＣＰＵ５１側からＲＡＭ５４上のデータ
空間を読出す動作とＲＡＭ５３上のプログラム空間を読
出す動作以外は第１の実施形態と同様である。ＣＰ５１
側からＲＡＭ５３のプログラムを読出そうとすると、Ｃ
ＰＵ５１の送出する各チップセレクト信号ＣＳ１／，Ｃ
Ｓ２／とリードライト信号RDor(WR/) のレベルは、それ
ぞ“Ｌ”，“Ｈ”，“Ｈ”になる。ＲＡＭ５３の読出し
制御端子ＴOE/ のレベルはプルアップ抵抗５６で設定さ
れ、ＲＡＭ５３のチップセレクト端子ＴCS/ と書込み制
御端子ＴWE/ と読出し制御端子ＴOE/ のレベルは、それ
ぞれ“Ｌ”，“Ｈ”，“Ｈ”になる。そのため、ＲＡＭ
５３からの読出しは行なわれない。また、このとき、Ｒ
ＡＭ５４の読出し制御端子ＴOE/ のレベルはプルアップ
抵抗５７で設定され、ＲＡＭ５４のチップセレクト端子
ＴCS/ と書込み制御端子ＴWE/ と読出し制御端子ＴOE/
のレベルはそれぞれ“Ｌ”，“Ｈ”，“Ｈ”となる。よ
ってＲＡＭ５４も動作しない。ＣＰＵ５１からＲＡＭ５
４のデータ空間の読出しを行うと、ＣＰＵ５１の送出す
る各信号ＣＳ１／，ＣＳ２／，RDor(WR/) のレベルは、
それぞれ“Ｈ”，“Ｌ”，“Ｈ”になる。そのため、各
ＲＡＭ５３，５４の各端子ＴCS/ ，ＴWE/ ，ＴOE/ のレ
ベルは、共に“Ｌ”，“Ｈ”，“Ｈ”になる。そのた
め、ＲＡＭ５３，５４からは読出しが行なわれない。
【００２５】以上のように、本実施形態では、プログラ
ムとデータの初期値をＲＡＭ５３，５４にそれぞれダウ
ンロードし、ＲＡＭ５３，５４の内容は読出さないＣＰ
Ｕ５１と、ＲＡＭ５３上のプログラム空間に対する書込
みを行わないＤＳＰ５２との、ＲＡＭ５３，５４に対す
るアクセスを制御するメモリアクセス制御回路におい
て、第１の実施形態のＯＲゲート３４，３５、スリース
テートバッファ３９，４１及びインバータ３７で形成さ
れる各回路を省略している。そのため、第１の実施形態
と同様に、高速な処理が可能となるばかりでなく、回路
構成が簡素化できる。
ムとデータの初期値をＲＡＭ５３，５４にそれぞれダウ
ンロードし、ＲＡＭ５３，５４の内容は読出さないＣＰ
Ｕ５１と、ＲＡＭ５３上のプログラム空間に対する書込
みを行わないＤＳＰ５２との、ＲＡＭ５３，５４に対す
るアクセスを制御するメモリアクセス制御回路におい
て、第１の実施形態のＯＲゲート３４，３５、スリース
テートバッファ３９，４１及びインバータ３７で形成さ
れる各回路を省略している。そのため、第１の実施形態
と同様に、高速な処理が可能となるばかりでなく、回路
構成が簡素化できる。
【００２６】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 上記実施形態では、プログラム及びデータの初
期値をダウンロードするダウンロード元をＣＰＵ２１，
５１、それを使用するダウンロード先をＤＳＰ２２，５
２にした例を説明しているが、ダウンロード元とダウン
ロード先は、それぞれＣＰＵとＤＳＰに限定されず、他
の情報処理装置でもよい。 （２） ＣＰＵ２１，５１とＲＡＭ２３，５３，２４，
５４間の各回路の構成は、図１及び図７の回路に限定さ
れない。例えば、チップセレクト信号ＣＳ１／ＣＳ２／
のレベルを、直接ＲＡＭ２３，５３，２４，５４の端子
ＴCS/ のレベルに反映するように、回路を構成してもよ
い。
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 上記実施形態では、プログラム及びデータの初
期値をダウンロードするダウンロード元をＣＰＵ２１，
５１、それを使用するダウンロード先をＤＳＰ２２，５
２にした例を説明しているが、ダウンロード元とダウン
ロード先は、それぞれＣＰＵとＤＳＰに限定されず、他
の情報処理装置でもよい。 （２） ＣＰＵ２１，５１とＲＡＭ２３，５３，２４，
５４間の各回路の構成は、図１及び図７の回路に限定さ
れない。例えば、チップセレクト信号ＣＳ１／ＣＳ２／
のレベルを、直接ＲＡＭ２３，５３，２４，５４の端子
ＴCS/ のレベルに反映するように、回路を構成してもよ
い。
【００２７】
【発明の効果】以上詳細に説明したように、第１，第２
の発明によれば、プログラム及びデータの初期値をプロ
グラム空間用メモリとデータ空間用メモリにダウンロー
ドする第１の装置と、プログラム空間用メモリへの書込
みは行なわず、該プログラム空間用メモリから読出した
プログラムに基づきデータ空間用メモリにアクセスを行
って動作する第２の装置との間に設けられ、プログラム
空間用メモリとデータ空間用メモリに対するアクセスを
制御するメモリアクセス制御回路において、第２の装置
から出力されるアクセスに必要な信号は、直接プログラ
ム空間用メモリとデータ空間用メモリの書込み制御端
子、読出し制御端子、及びチップセレクト端子に与える
構成にしている。そのため、第２の装置側からプログラ
ム空間用メモリとデータ空間用メモリへのアクセスに遅
延がなくなり、処理の高速化が可能になる。
の発明によれば、プログラム及びデータの初期値をプロ
グラム空間用メモリとデータ空間用メモリにダウンロー
ドする第１の装置と、プログラム空間用メモリへの書込
みは行なわず、該プログラム空間用メモリから読出した
プログラムに基づきデータ空間用メモリにアクセスを行
って動作する第２の装置との間に設けられ、プログラム
空間用メモリとデータ空間用メモリに対するアクセスを
制御するメモリアクセス制御回路において、第２の装置
から出力されるアクセスに必要な信号は、直接プログラ
ム空間用メモリとデータ空間用メモリの書込み制御端
子、読出し制御端子、及びチップセレクト端子に与える
構成にしている。そのため、第２の装置側からプログラ
ム空間用メモリとデータ空間用メモリへのアクセスに遅
延がなくなり、処理の高速化が可能になる。
【図１】本発明の第１の実施形態を示すメモリアクセス
制御回路の回路図である。
制御回路の回路図である。
【図２】従来のメモリアクセス制御回路を示す回路であ
る。
る。
【図３】図２中のＣＰＵのＲＡＭアクセスを説明する信
号波形図である。
号波形図である。
【図４】図２中のＤＳＰのＲＡＭアクセスを説明する信
号波形図である。
号波形図である。
【図５】図１中のＲＡＭとＣＰＵとＤＳＰを接続するバ
スを示す図である。
スを示す図である。
【図６】図１の真理値とアクセスを説明する図である。
【図７】本発明の第２の実施形態を示すメモリアクセス
制御回路の回路図である。
制御回路の回路図である。
２１，５１ ＣＰＵ ２２，５２ ＤＳＰ ２３，５３ プログラム空間用ＲＡＭ ２４，５４ データ空間用ＲＡＭ ３２〜３６，６２〜６４ ＯＲゲート ３８〜４１，６５，６６ トライステートバッファ ３７，４３，６８ インバータ ＴCS/ チップセレクト端子 ＴWE/ 書込み制御端子 ＴOE/ 読出し制御端子
Claims (2)
- 【請求項１】 プログラム及びデータの初期値をダウン
ロードするときにプログラム空間用メモリとデータ空間
用メモリに対してアクセスする第１の装置と、前記プロ
グラム空間用メモリへの書込みは行なわず該プログラム
空間用メモリから読出したプログラムに基づき前記デー
タ空間用メモリにアクセスを行って動作する第２の装置
との間に設けられ、前記第１及び第２の装置の前記プロ
グラム空間用メモリと前記データ空間用メモリに対する
アクセスを制御するメモリアクセス制御回路において、 前記第２の装置側から送出する前記プログラム空間用メ
モリ及び前記データ空間用メモリに対するストローブ信
号は、該前記プログラム空間用メモリと前記データ空間
用メモリのチップセレクト端子にそれぞれ直接入力し、
前記プログラム空間用メモリからの読出しを選択する信
号と前記データ空間用メモリからの読出しを選択する信
号とは、該プログラム空間用メモリと該データ空間用メ
モリの読出し制御端子にそれぞれ直接入力し、該データ
空間メモリに対する書込みを指示する信号は該データ空
間用メモリの書込み制御端子に直接入力する構成とし、 前記第１の装置と前記プログラム空間用メモリ及びデー
タ空間用メモリとの間に、該第１の装置の送出するチッ
プセレクト信号に基づき該プログラム空間用メモリ及び
データ空間用メモリのチップセレクト端子を活性化する
信号を生成する回路と、該第１の装置の送出するチップ
セレクト信号とリードライト信号とに基づき該プログラ
ム空間用メモリの書込み制御端子または読出し制御端子
を選択的に活性化する信号を生成する回路と、該第１の
装置の送出するチップセレクト信号とリードライト信号
とに基づき該データ空間用メモリの書込み制御端子また
は読出し制御端子を選択的に活性化する信号を生成する
回路とを、 設けたことを特徴とするメモリアクセス制御回路。 - 【請求項２】 プログラム及びデータの初期値をダウン
ロードするときのみプログラム空間用メモリとデータ空
間用メモリに対する書込みを行い、該プログラム空間用
メモリとデータ空間用メモリからの読出しは行わない第
１の装置と、前記プログラム空間用メモリへの書込みは
行なわず、該プログラム空間用メモリから読出したプロ
グラムに基づき前記データ空間用メモリにアクセスを行
って動作する第２の装置との間に設けられ、前記第１及
び第２の装置の前記プログラム空間用メモリと前記デー
タ空間用メモリに対するアクセスを制御するメモリアク
セス制御回路において、 前記第２の装置側から送出する前記プログラム空間用メ
モリ及び前記データ空間用メモリに対するストローブ信
号は、該前記プログラム空間用メモリと前記データ空間
用メモリのチップセレクト端子にそれぞれ直接入力し、
前記プログラム空間用メモリからの読出しを選択する信
号と前記データ空間用メモリからの読出しを選択する信
号とは、該プログラム空間用メモリと該データ空間用メ
モリの読出し制御端子にそれぞれ直接入力し、該データ
空間メモリに対する書込みを指示する信号は該データ空
間用メモリの書込み制御端子に直接入力する構成とし、 前記第１の装置と前記プログラム空間用メモリ及びデー
タ空間用メモリとの間に、該第１の装置の送出するチッ
プセレクト信号に基づき該プログラム空間用メモリ及び
データ空間用メモリのチップセレクト端子を活性化する
信号を生成する回路と、該第１の装置の送出するチップ
セレクト信号とリードライト信号とに基づき該プログラ
ム空間用メモリの書込み制御端子を活性化する信号を生
成する回路と、該第１の装置の送出するチップセレクト
信号とリードライト信号とに基づき該データ空間用メモ
リの書込み制御端子を活性化する信号を生成する回路と
を、 設けたことを特徴とするメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003653A JPH09190377A (ja) | 1996-01-12 | 1996-01-12 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003653A JPH09190377A (ja) | 1996-01-12 | 1996-01-12 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190377A true JPH09190377A (ja) | 1997-07-22 |
Family
ID=11563439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8003653A Withdrawn JPH09190377A (ja) | 1996-01-12 | 1996-01-12 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09190377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369480B1 (ko) * | 2001-02-19 | 2003-01-30 | (주)씨앤에스 테크놀로지 | Ｄｓｐ 코어를 기반으로 하는 다중 프로그램 실장 아키텍쳐 |
-
1996
- 1996-01-12 JP JP8003653A patent/JPH09190377A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369480B1 (ko) * | 2001-02-19 | 2003-01-30 | (주)씨앤에스 테크놀로지 | Ｄｓｐ 코어를 기반으로 하는 다중 프로그램 실장 아키텍쳐 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |