JPH06195295A - 出力ポート回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は選択的に使用される複数の出力ポー
トを有する出力ポート回路に関し、簡単な構成で効率的
なデータ出力が可能な出力ポート回路の実現を目的とす
る。 【構成】 同時使用されるのは１ポートのみであると規
定された複数の出力ポート１，２，３，…を備える出力
ポート回路において、出力データを順次記憶する記憶手
段１２と、記憶手段１２に出力データが記憶されている
時には、出力ポート１，２，３…からのデータ要求信号
に応じて記憶手段１２から記憶した順に出力データを出
力させると共に、データ送出が完了したことを示すデー
タ出力信号を出力する制御手段１３とを有するポート制
御手段１１と、複数の出力ポート１，２，３，…とポー
ト制御手段１１との間には共通に接続されたデータバス
２１と、データ要求信号用の信号線２２と、データ出力
信号用の信号線２３とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の出力ポートを有
するが同時に使用されるのは１ポートのみであるように
規定された複数の出力ポートを有する出力ポート回路に
おいて、出力ポートの選択情報を必要とせずに出力ポー
トへのデータの書き込みを自立的に行えるようにした出
力ポート回路に関する。

【０００２】

【従来の技術】従来、回路のなかでのデータの流れは集
中的に制御されていた。例えば、コンピュータシステム
は演算回路や入出力ポート等の各種ブロックから構成さ
れているが、各ブロック間のデータの流れはすべて中央
の制御部で制御されていた。各ブロックが独立した半導
体集積回路である場合も、１個の半導体集積回路装置に
まとめられている場合もあるが、１個のシステムにおい
てはデータの流れは集中的に制御されていた。

【０００３】図３は２個の出力ポートを有するコンピュ
ータシステムの回路例を示す図である。図示のように、
このコンピュータシステムはマイクロプロセッサユニッ
ト（ＭＰＵ）１０１と、ＭＰＯ１０２と、ＲＡＭ１０３
と、Ｉ／Ｏポート１０４と、割り込み信号ポート１０５
と、２個の出力ポートで構成される出力ポート回路１１
０とを有する。１０６はデータバスである。ここに示し
たのは本発明に関連する部分のみであり、通常は他にも
多くの要素を有する。

【０００４】出力ポート回路１１０は、第１出力ポート
１０７と第２出力ポート１０８の２個の出力ポートを有
しているが、実際の使用に際しては、同時２ポートが使
用されることはなく、一方のみが使用されていると規定
されている。ポート選択スイッチ１０９はどちらの出力
ポートが選択されているかを示すスイッチであり、使用
者が設定するか又は出力ポートの端子にコネクタを挿入
することにより自動的に設定されるようになっている。

【０００５】図３の回路においてデータ出力を行う場合
には、いずれかの出力ポートに接続される外部装置から
データの出力要求（データリクエスト）信号が発せられ
る。これに応じて出力ポートからはＭＰＵ１０１への割
り込み信号が発生される。ＭＰＵ１０１はこの割り込み
信号に応じてデータ出力動作を開始する。データ出力動
作はまずどちらの出力ポートが使用されているかを判定
することから始まる。この判定は、ポート選択スイッチ
１０９を読み取るか、又はこのスイッチの読み取り結果
をあらかじめ格納したレジスタの内容を読み取ることに
よって行うが、割り込み信号を解読することによって行
うこともある。次に出力するデータをＲＡＭ１０３より
読み出し、対応する出力ポートのアドレスにこのデータ
を書き込む。これでデータの出力が行われる。

【０００６】データ出力を効率的に行うため出力ポート
にバッファを設け、バッファ内に所定量のデータを連続
して書き込むこともある。

【０００７】

【発明が解決しようとする課題】図３の回路はポート選
択スイッチ１０９及びその読み取りのための信号線が必
要である。スイッチは比較的高価であり、このようなス
イッチを省くことによるコストダウンが望まれている。
またデータ出力動作の速度向上のためには動作毎にポー
ト選択スイッチ１０９を読み取るのではなく、読み取っ
た結果をあらかじめレジスタに格納しておくことが行わ
れる。しかしそのためには貴重なレジスタをポートの識
別のために割く必要があり、ＭＰＵ１０１の動作上好ま
しくないという問題がある。

【０００８】またデータ出力はポートのアドレスを指定
した上で行われるため、データ出力の効率化のために出
力バッファを設ける時には、出力ポート毎に出力バッフ
ァを設ける必要があり、回路が大きくなるという問題が
ある。本発明は、上記問題点に鑑みてなされたものであ
り、簡単な構成で効率良くデータ出力が行える出力ポー
ト回路の実現を目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の出力ポー
ト回路の原理構成図である。図示のように、本発明の出
力ポート回路は複数の出力ポート１，２，３，…を有し
ているが、これらは同時に使用されるのは１ポートのみ
であると規定されている。そして本発明の出力ポート回
路は、上記目的を達成するため、出力データを順次記憶
する記憶手段１２と、記憶手段１２に出力データが記憶
されている時には出力ポート１，２，３，…からのデー
タ要求信号に応じて記憶手段１２から記憶した順に出力
データを出力させると共にデータ送出が完了したことを
示すデータ出力信号を出力する制御手段１３とを有する
ポート制御手段１１と、複数の出力ポート１，２，３，
…とポート制御手段１１との間には共通に接続されたデ
ータバス２１と、データ要求信号用の信号線２２と、デ
ータ出力信号用の信号線２３とを備えることを特徴とす
る。

【００１０】

【作用】データ出力は一旦ポート制御手段１１に行わ
れ、その後ポート制御手段１１と出力ポート１１，１
２，１３，…のいずれかの出力ポートとの間でデータ出
力が行われる。ポート制御手段１１と出力ポートとの間
のデータ出力は、通常のデータ要求信号に応じてデータ
を出力すると共にデータを出力したことを示すデータ出
力信号を出力することによって行われる。ポート制御手
段１１と複数の出力ポート１，２，３，…との間には共
通に接続されたデータバス２１と、データ要求信号線２
２と、データ出力信号線２３とが設けられているが、同
時に２個以上の出力ポートが使用されることはないた
め、送信側と受信側が１対１に対応するので問題は生じ
ない。従って選択されたポートを示すスイッチも、その
スイッチの状態を記憶するレジスタも不必要である。

【００１１】ポート制御手段１１の記憶手段１２として
は、ＦＩＦＯ（First In First Out) 回路等の待ち行列
機能（キュー）を有する記憶回路が使用できる。

【００１２】

【実施例】図２は本発明の出力ポート回路の実施例の構
成を示す図であり、図３の１１０の部分に相当する。本
実施例の出力ポート回路は、パラレル出力ポートとシリ
アル出力ポートの２個の出力ポートとポート制御部を有
し、ポート制御部はバッファ機能を有する。

【００１３】図２において、４０がパラレル出力ポート
であり、５０がシリアル出力ポートであり、それ以外の
部分がポート制御部である。ポート制御部は、制御部３
１と、書込カウンタ３２と、読出カウンタ３３と、セレ
クタ３４と、ラッチ３５と、データバス切換回路３６
と、メモリ３７と、バッファ３８とを有する。データバ
ス幅は３２ビットである。

【００１４】パラレル出力ポート４０は、３２ビット幅
のデータを１６ビット幅のデータとして２回に分けて出
力する回路であり、ラッチ４１と、セレクタ４２と、ラ
ッチ４３と、シーケンサ４４とを有する。シリアル出力
ポート５０は、３２ビット幅のデータを１ビットのシリ
アルデータとして出力する回路であり、シフトレジスタ
５１とシーケンサ５２とを有する。

【００１５】以上の部分は１個の集積回路装置（ＩＣ）
として１チップ内に形成されているが、複数個のチップ
として構成されても他の回路部分と一緒に１チップ内に
形成されてもよい。例えば、メモリ３７を通常のスタテ
ィックＲＡＭ（ＳＲＡＭ）として外付しても、図３の他
の回路部分と一緒にマイクロコンピュータとして１チッ
プに形成されてもよい。ここではより広い用途に使用で
きるＩＣとするため、１チップ内にパラレル出力ポート
４０とシリアル出力ポート５０とを有しているが、実際
の使用においては一方のポートのみが使用されるように
仕様が定められている。

【００１６】次に各部の動作を説明する。パラレル出力
ポート４０では、外部からの出力要求に応じてシーケン
サ４４がデータ要求信号線６２に新たなデータの出力を
要求するデータ要求信号（データリクエスト信号）を出
力する。これに応じてポート制御部は、後述するよう
に、メモリ３７内に記憶されたデータをバッファ３８を
介してデータバス６１に出力すると共に、データ出力信
号線６３上にデータの送出を示すデータ出力信号（デー
タアクノレッジ信号）を出力する。シーケンサ４４は、
このデータアクノレッジ信号に応じてラッチ４１にラッ
チロック信号を出力し、ラッチ４１がデータバス６１上
のデータをラッチする。セレクタ４２は、ラッチ４１か
ら出力される３２ビット幅のデータを２つに分けた上下
１６ビット幅のデータのいずれかを、シーケンサ４４か
らの選択信号に応じて選択する。ラッチ４３は１６ビッ
ト幅のデータをシーケンサ４４からのラッチ信号に応じ
てラッチして出力するが、この時シーケンサは外部出力
信号を出力し、外部へのデータ出力が有効であることを
示す。外部のデータ受信側は、出力要求を出した後待機
しており、この外部出力信号を検出すると出力データの
読み取りを行う。

【００１７】シリアル出力ポート５０は、外部からのデ
ータ出力要求に応じてシーケンサ５２がデータ要求信号
線６２にデータリクエスト信号を出力し、上記と同様に
ポート制御部がデータバス６１にデータの出力を行うと
共にデータ出力信号線にデータアクノレッジ信号を出力
する。これに応じてシーケンサ５２はシフトレジスタ５
１にラッチクロックを出力すると共に、外部にデータが
出力できることを示す外部出力信号を出力する。この時
シフトレジスタ５１はデータバス上のデータをラッチす
る。外部の装置は外部出力信号を検出すると出力タイミ
ングを決定するクロック信号を出力するので、シーケン
サ５２はこのクロック信号をシフトレジスタ５１へのシ
フトクロック信号として出力する。シフトレジスタ５１
はシフトクロック信号に応じて３２ビットのデータをシ
リアルデータに変換して出力する。３２ビット分の出力
が終了すれば１回の送信が終了する。

【００１８】ポート制御部はメモリの容量分のバッファ
機能を有しており、送信側はバッファ機能が飽和するま
でデータの出力を行える。送信側はバス上にデータを出
力すると同時にデータ出力信号を出力する。制御部３１
はこのデータ出力信号を受けるとラッチ３５がデータを
ラッチするようにラッチ信号を出力する。それと同時に
書込カウンタ３２のアドレスを１だけ増加させ、セレク
タ３４を書込カウンタ３２の出力を選択するように切り
換える。この書込カウンタ３２のカウンタ値がメモリ３
７のアドレス信号となる。それと同時に制御部３１から
はデータバス切換回路３６を書き込み側に切り換える信
号と書込信号ＷＥが出力されデータのメモリへの書き込
みが行われる。書き込む毎にカウンタ値が増加する。

【００１９】読み出しはバッファ３８を介しての出力ポ
ートからのバスデータ要求信号に応じて、制御部が読出
カウンタ３３を増加させ、セレクタ３４を読み出し側に
切り換えてメモリ３７のアドレスとして読出カウンタ３
３のカウンタ値を入力させた上で、データバス切換回路
３６を読み出し側に切り換えた上で行われる。これによ
りバッファ３８を介してデータバス６１にデータが出力
される。そして制御部３１が出力したバスデータ出力信
号が、バッファ３８を介してデータ出力信号線に出力さ
れる。データの読み出し毎にカウンタ値が増加する。

【００２０】メモリ３７からのデータの読み出し中に送
信側からデータ出力が行われる時又はその逆にメモリ３
７へのデータの書き込み中に出力ポートからデータの要
求が行われた時には既に行っている動作が終了するまで
待機する。この制御は制御部３１で行われる。メモリ３
７の容量が飽和する時は、書込カウンタ３２のカウンタ
値が１周して読出カウンタ３３のカウンタ値より１だけ
少ない値になった時であり、容量が飽和したことを示す
飽和信号が出力される。

【００２１】またメモリ３７に記憶されたデータがすべ
て出力された時には書込カウンタ３２と読出カウンタ３
３のカウンタ値が同一になるから、制御部３１はこれを
検出した時には出力ポートよりデータの要求があっても
読み出しを行わず、データアクノレッジ信号を出力しな
いようにする。以上説明したように本実施例では、複数
の出力ポートに対して出力バッファは１個でよく、使用
ポートを識別する機構及び動作も必要なくなる。

【００２２】

【発明の効果】本発明により、複数のポートを有するが
そのうち１個のポートのみが使用されている出力ポート
回路において、簡単な構成で効率的なデータ出力が可能
になる。

【図面の簡単な説明】

【図１】本発明の出力ポート回路の原理構成図である。

【図２】実施例の回路構成を示す図である。

【図３】選択的に使用される複数のポートを有する従来
の回路例を示す図である。

【符号の説明】

１，２，３…出力ポート １１…ポート制御手段 １２…記憶部 １３…制御手段 ２１…データバス ２２…データ要求信号線 ２３…データ出力信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 同時使用されるのは１ポートのみである
   と規定された複数の出力ポート（１，２，３，…）を備
   える出力ポート回路において、 出力データを順次記憶する記憶手段（１２）と、該記憶
   手段（１２）に出力データが記憶されている時には、前
   記出力ポート（１，２，３…）からのデータ要求信号に
   応じて前記記憶手段（１２）から記憶した順に出力デー
   タを出力させると共に、データ送出が完了したことを示
   すデータ出力信号を出力する制御手段（１３）とを有す
   るポート制御手段（１１）と、 前記複数の出力ポート（１，２，３，…）と前記ポート
   制御手段（１１）との間には共通に接続されたデータバ
   ス（２１）と、前記データ要求信号用の信号線（２２）
   と、前記データ出力信号用の信号線（２３）とを備える
   ことを特徴とする出力ポート回路。