KR940008478B1 - 마이크로 프로세서용 메모리 접속장치 - Google Patents
마이크로 프로세서용 메모리 접속장치 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 마이크로 프로세서와 메모리장치의 접속도를 나타낸 종래의 도면.
제2도는 여러개의 메모리칩을 사용한 종래의 도면.
제3도는 마이크로 프로세서와 메모리장치이 접속도를 나타낸 본 발명의 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 32비트 마이크로 프로세서 2 : 제어로직
3 : 8비트 메모리칩 7~10 : 쌍방향 래치버퍼
본 발명은 마이크로 프로세서(이하 프로세서라 약함)를 메모리에 접속하기 위한 마이크로 프로세서용 메모리 접속장치에 관한 것이다.
제1도는 마이크로 프로세서(1)와 메모리 제어기(2)의 접속을 간략화하여 도시화한 것으로 마이크로 프로세서(1)가 데이타의 접근을 시작하면 메모리 제어기(2)는 원하는 크기의 데이타를 32비트 메모리(3)에서 읽거나 메모리(3)에 저장하여 마이크로 프로세서(1)의 데이타 접근을 끝낸다.
그러나 일반적으로 쓰이는 메모리칩의 데이타 버스의 크기는 프로세서의 그것보다 작으므로(예 : 8비트) 여러개의 메모리칩을 사용하여 메모리 제어기의 데이타 버스와 32비트 프로세서의 데이타 버스의 크기를 서로 같게 만들어 준다(제2도).
여기서 여러개의 메모리칩을 사용하여 데이타 버스의 크기를 일치시키면 메모리 접근시간은 단축되지만 메모리장치의 비용이 높아지고 프로세서의 동작속도가 매우 빠른 경우 메모리칩의 turn-off시간이 프로세서의 메모리 인터페이스 시간 규격을 맞출 수 없게 되므로 메모리 동작의 오류가 발생할 소지가 증가한다.
본 발명은 프로세서의 데이타 버스보다 작은 크기의 데이타 버스를 갖는 메모리칩을 사용하여 프로세서가 원하는 크기의 데이타를 메로리에서 공급하거나 메모리에 저장하여 메모리칩의 수를 적게 사용할 수 있으므로 비용을 줄일 수 있고, 또한 고속으로 동작하는 프로세서의 메모리 인터페이스 시간 규격에 무리없이 맞출 수 있게한 목적이 있다.
제3도는 제1도와 같은 마이크로 프로세서(1)와 8비트 메모리칩(3)의 접속을 나타낸 것으로, 추가로 4개의 쌍방향 래치버퍼(7,8,9,10)와 그것을 제어하는 제어로직(2)을 갖추고 있다.
쌍방향 래치버퍼는 두개의 레지스터를 내장하고 두방향에서 오는 데이타를 각각의 레지스터에 저장하고 반대방향으로 그것을 출력할 수 있도록 레지스터마다 전용의 입력과 출력신호가 있다.
마이크로 프로세서(1)는 메모리의 데이타를 접근하기 위하여 어드레스, 접근 형태(읽기 혹은 쓰기), 그리고 데이타 크기에 관한 정보를 8비트 메모리칩(3)과 제어로직(2)에 입력한다. 제어로직(2)는 마이크로 프로세서(1)에서 보내온 어드레스와 데이타의 크기, 접근 형태를 해독하여 쌍방향 래치버퍼(7,8,9,10)의 제어신호(레지스터 입력, 레지스터 출력)와 8비트 메모리칩(3)의 제어신호(선택, 읽기, 쓰기)를 만들고 메모리칩의 하위어드레스 비트를 발생하여 마이크로 프로세서(1)가 원하는 데이타의 위치를 8비트 메모리칩(3)에서 지정한다.
이때, 제어로직(2)이 발생하는 하위 어드레스 비트는 메모리 접근시간 단위로 증가되어 그 다음 위치를 지정하고, 원하는 크기 데이타를 모두 얻을 때까지 그 증가를 계속한다. 마이크로 프로세서(1)의 접근 형태가 읽기이면 제어로직(2)은 8비트 메모리칩(3) 선택신호와 읽기 신호를 참값으로 유지하고, 메모리 접근시간이 경과할 때마다 특정한 래치버퍼(7,8,9,10)의 레지스터 입력을 참값으로 유지하여 8비트 메모리칩(3)에서 출력된 데이타를 래치버퍼에 저장한다.
이때 특정한 래치버퍼(7,8,9,10)는 메로리칩(3)으로 입력되는 하위 어드레스 비트에 의하여 지정된다.
이러한 과정을 거쳐 모든 데이타가 메모리칩(3)에서 래치버퍼(7,8,9,10)로 옮겨지면 제어로직(2)은 래치버퍼(7,8,9,10)의 레지스터 출력신호를 참값으로 유지하여 저장된 데이타를 한번에 마이크로 프로세서(1)의 데이타 버스로 입력시킨다.
반면에 접근 형태가 쓰기이면 제어로직(2)은 래치버퍼(7,8,9,10)의 래치입력을 참값으로 유지하여 마이크로 프로세서(1)의 데이타 출력을 래치버퍼에 저장시킨다.
그 후에 메모리 접근 시간간격으로 한개씩 래치버퍼를 선정하여 레지스터 출력신호를 참값으로 유지하면서 저장된 데이타를 차례로 메모리칩(3)으로 옮겨 저장한다.
특정한 래치버퍼의 레지스터 출력이 참값을 갖는 동안에는 메모리칩(3) 선택신호와 쓰기신호를 참값으로 유지하여 지정된 위치로 데이타를 입력한다.
이 경우 특정한 래치버퍼의 선정은 읽기 접근 형태의 경우와 같은 방법으로 정해진다.
이와 같은 본 발명은 프로세서와 메모리사이에 프로세서의 데이타 버스 크기에 맞도록 다수의 쌍방향 래치버퍼(Bidirectional Registered Buffer)를 두어 프로세서가 메모리에서 데이타를 접근하면 제어장치는 메모리칩의 선택신호와 읽기 신호를 참값으로 구동하고 메모리칩의 접근 시간(access time)이 경과하면 칩의 데이타 버스에는 원하는 데이타가 실리고 그것을 래치버퍼에 저장한다.
그리고 프로세서가 원하는 크기의 데이타가 래치버퍼에 저장될 때까지 래치버퍼의 지정을 바꿔가며 위의 과정을 반복한다.
래치버퍼에 메모리의 데이타가 모두 저장되면 한꺼번에 래치버퍼에서 프로세서의 데이타 버스로 데이타를 보낸다. 이때 래치버퍼의 turn-off 시간은 매우 빠르므로 프로세서의 메모리 인터페이스 시간 규격을 여유있게 만족시킬 수 있다.
한편, 프로세서가 메모리의 데이타를 변경하려하면 제어장치는 프로세서의 데이타 버스에 실린 데이타를 한꺼번에 래치버퍼로 저장한다.
이때부터 메모리칩의 선택신호와 쓰기신호를 참값으로 구동하고 한번에 메모리칩의 데이타 버스 크기만큼씩 래치버퍼의 데이타를 메모리칩으로 이동시킨다.
메모리칩의 접근시간이 경과하면 래치버퍼의 지정을 바꿔가며 위의 과정을 반복함으로써 프로세서가 원하는 크기의 데이타를 메모리칩에 저장해 주므로써 다음과 같은 효과가 있다.
첫째, 메모리칩의 수를 적게 사용할 수 있으므로 비용을 줄일 수 있고, 둘째, 고속으로 동작하는 프로세서의 메모리 인터페이스 시간 규격에 무리없이 맞출 수 있다.
Claims (1)
- 마이크로 프로세서와 메모리를 접속하는 장치에 있어서, 마이크로 프로세서의 데이타 버스와 같은 크기의 쌍방향 래치버퍼(7,8,9,10)를 그보다 작은 크기의 데이타 폭을 갖는 8비트 메모리칩(3)과 32비트 마이크로 프로세서(1) 사이에 위치시켜 마이크로 프로세서에서 발생하는 다양한 크기의 데이타 요구를 충족시킬 수 있도록 함을 특징으로 하는 마이크로 프로세서용 메모리 접속장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024514A KR940008478B1 (ko) | 1991-12-26 | 1991-12-26 | 마이크로 프로세서용 메모리 접속장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024514A KR940008478B1 (ko) | 1991-12-26 | 1991-12-26 | 마이크로 프로세서용 메모리 접속장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014051A KR930014051A (ko) | 1993-07-22 |
| KR940008478B1 true KR940008478B1 (ko) | 1994-09-15 |
Family
ID=19326135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910024514A KR940008478B1 (ko) | 1991-12-26 | 1991-12-26 | 마이크로 프로세서용 메모리 접속장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940008478B1 (ko) |
-
1991
- 1991-12-26 KR KR1019910024514A patent/KR940008478B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930014051A (ko) | 1993-07-22 |
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