JP2890660B2 - ビット選択形出力ポート及び出力装置 - Google Patents
ビット選択形出力ポート及び出力装置Info
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- JP2890660B2 JP2890660B2 JP2107419A JP10741990A JP2890660B2 JP 2890660 B2 JP2890660 B2 JP 2890660B2 JP 2107419 A JP2107419 A JP 2107419A JP 10741990 A JP10741990 A JP 10741990A JP 2890660 B2 JP2890660 B2 JP 2890660B2
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- bit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサに接続された出力ポート
に関し、特にマイクロプロセッサさら出力されるデータ
信号の値をビット単位で変化させて外部に出力するビッ
ト選択形出力ポートに関する。
に関し、特にマイクロプロセッサさら出力されるデータ
信号の値をビット単位で変化させて外部に出力するビッ
ト選択形出力ポートに関する。
［従来の技術］ 従来、この種のビット選択形出力ポートでは、マイク
ロプロセッサより出力ポートへ出力されたデータ信号の
値を、一旦、メモリに格納した後、外部へ出力するよう
になっている。
ロプロセッサより出力ポートへ出力されたデータ信号の
値を、一旦、メモリに格納した後、外部へ出力するよう
になっている。
出力したデータ信号の値の内、任意のビットの値のみ
変更する場合、マイクロプロセッサはメモリからデータ
を読み出し、変化させようとする所定のビットをマスク
して、マスクしたビットに変更すべき値を加え、再度、
出力ポートへ出力し、メモリに記憶すると共に、出力ポ
ートから外部へ出力していた。
変更する場合、マイクロプロセッサはメモリからデータ
を読み出し、変化させようとする所定のビットをマスク
して、マスクしたビットに変更すべき値を加え、再度、
出力ポートへ出力し、メモリに記憶すると共に、出力ポ
ートから外部へ出力していた。
［発明が解決しようとする課題］ しかしながら、従来のビット選択形出力ポートではマ
イクロプロセッサがデータの呼出し、所定ビットのマス
ク、マスクしたビットのデータ値を変更、変更後のデー
タの再出力、と多くの処理をしなければならないとう問
題点がある。
イクロプロセッサがデータの呼出し、所定ビットのマス
ク、マスクしたビットのデータ値を変更、変更後のデー
タの再出力、と多くの処理をしなければならないとう問
題点がある。
本発明は、マイクロプロセッサの負担を低減するビッ
ト選択形出力ポートの提供を目的とする。
ト選択形出力ポートの提供を目的とする。
［課題を解決するための手段］ 本発明によれば、データバスを介してマイクロプロセ
ッサに接続され、前記マイクロプロセッサより前記デー
タバスを介して入力されたデータ信号の値を必要に応じ
てビット単位で変化させて出力信号として出力するビッ
ト選択形出力ポートにおいて、 前記データバスを介して入力されるビットパターン信
号を前記マイクロプロセッサからの第１の保持信号に応
答して保持し、ビット選択指示信号を出力する第１の保
持回路と、 前記入力データ信号と前記出力データ信号とを入力と
し、前記ビット選択指示信号に基づいてビット単位でい
づれか一方の信号を選択し選択されたデータ信号を出力
する選択回路と、 選択されたデータ信号を前記マイクロプロセッサから
第２の保持信号に応答して保持し、前記出力データ信号
を出力する第２の保持回路とを備えたことを特徴とする
ビット選択形出力ポートが得られる。
ッサに接続され、前記マイクロプロセッサより前記デー
タバスを介して入力されたデータ信号の値を必要に応じ
てビット単位で変化させて出力信号として出力するビッ
ト選択形出力ポートにおいて、 前記データバスを介して入力されるビットパターン信
号を前記マイクロプロセッサからの第１の保持信号に応
答して保持し、ビット選択指示信号を出力する第１の保
持回路と、 前記入力データ信号と前記出力データ信号とを入力と
し、前記ビット選択指示信号に基づいてビット単位でい
づれか一方の信号を選択し選択されたデータ信号を出力
する選択回路と、 選択されたデータ信号を前記マイクロプロセッサから
第２の保持信号に応答して保持し、前記出力データ信号
を出力する第２の保持回路とを備えたことを特徴とする
ビット選択形出力ポートが得られる。
また、本発明によればマイクロプロセッサとビット選
択形出力ポートとがデータバス及び制御線で接続された
出力装置であって、前記マイクロプロセッサは、前記デ
ータバスにデータ信号及びビットパターン信号を、前記
制御線に第１及び第２の保持信号をそれぞれ所定のタイ
ミングで出力する手段を有し、前記ビット選択形出力ポ
ートは、前記ビットパターン信号を前記第１の保持信号
に応答して保持し、ビット選択指示信号を出力する第１
の保持回路と、前記データ信号と前記ビット選択形出力
ポートからの出力データ信号とを入力とし、前記ビット
選択指示信号に基づいてビット単位でいずれか一方の信
号を選択し選択されたデータ信号を出力する選択回路
と、選択されたデータ信号を前記マイクロプロセッサか
らの第２の保持信号に応答して保持し、変更出力データ
信号として出力する第２の保持回路とを備えたことを特
徴とする出力装置が得られる。
択形出力ポートとがデータバス及び制御線で接続された
出力装置であって、前記マイクロプロセッサは、前記デ
ータバスにデータ信号及びビットパターン信号を、前記
制御線に第１及び第２の保持信号をそれぞれ所定のタイ
ミングで出力する手段を有し、前記ビット選択形出力ポ
ートは、前記ビットパターン信号を前記第１の保持信号
に応答して保持し、ビット選択指示信号を出力する第１
の保持回路と、前記データ信号と前記ビット選択形出力
ポートからの出力データ信号とを入力とし、前記ビット
選択指示信号に基づいてビット単位でいずれか一方の信
号を選択し選択されたデータ信号を出力する選択回路
と、選択されたデータ信号を前記マイクロプロセッサか
らの第２の保持信号に応答して保持し、変更出力データ
信号として出力する第２の保持回路とを備えたことを特
徴とする出力装置が得られる。
［実施例］ 以下に図面を参照して本発明の実施例を説明する。
第１図に本発明の一実施例のブロック図を示す。
本実施例の出力装置は、マイクロプロセッサとしての
中央演算処理装置（以下CPU）11とデコーダ12、それ
に、ビット選択形出力プロセッサ13を有している。ま
た、ビット選択形出力プロセッサ13は、第１の保持回路
14、第２の保持回路15、及び選択回路16を有している。
中央演算処理装置（以下CPU）11とデコーダ12、それ
に、ビット選択形出力プロセッサ13を有している。ま
た、ビット選択形出力プロセッサ13は、第１の保持回路
14、第２の保持回路15、及び選択回路16を有している。
CPU11と第１の保持回路14及び選択回路16とはデータ
バス17によって接続されている。また、CPU11とデコー
ダ12とは、アドレスバス18及び制御信号線19で接続され
ており、デコーダ12は第１及び第２の保持回路14、15に
それぞれ制御線20,21によって接続されている。
バス17によって接続されている。また、CPU11とデコー
ダ12とは、アドレスバス18及び制御信号線19で接続され
ており、デコーダ12は第１及び第２の保持回路14、15に
それぞれ制御線20,21によって接続されている。
以下にこの出力装置の動作を説明する。
CPU11は、データ信号またはビットパターン信号をデ
ータバス17に送出する。また、CPU11は、アドレスバス1
8に第１及び第２の保持回路のいずれかを選択的に指定
するアドレス信号と、制御信号線19に制御信号を送出す
る。
ータバス17に送出する。また、CPU11は、アドレスバス1
8に第１及び第２の保持回路のいずれかを選択的に指定
するアドレス信号と、制御信号線19に制御信号を送出す
る。
デコーダ12はCPU11からの制御信号に従って、第１及
び第２の保持回路14、15を制御する。
び第２の保持回路14、15を制御する。
CPU11から出力されるデータ信号はビット選択形出力
ポート13へ入力される。ビット選択形出力ポート13に入
力れたデータ信号は、まず選択回路16に入力される。選
択回路16では第１の保持回路14から何も信号が入力され
てないときはそのままデータ信号を第２の保持回路15へ
入力する。
ポート13へ入力される。ビット選択形出力ポート13に入
力れたデータ信号は、まず選択回路16に入力される。選
択回路16では第１の保持回路14から何も信号が入力され
てないときはそのままデータ信号を第２の保持回路15へ
入力する。
第２の保持回路15はデコーダ12からの保持信号に応答
してデータ信号を保持し、外部へ出力する。
してデータ信号を保持し、外部へ出力する。
次に、ビット選択形出力ポート13からの出力データ
（第２の保持回路に保持されているデータ）を値をビッ
ト単位で変化させる場合について説明する。
（第２の保持回路に保持されているデータ）を値をビッ
ト単位で変化させる場合について説明する。
CPU11は、データバス17にデータの値を変化させるビ
ットを指定するビットパターン信号を送出し、デコーダ
12に対しては第１の保持信号を出力するようにアドレス
信号及び制御信号を送出する。
ットを指定するビットパターン信号を送出し、デコーダ
12に対しては第１の保持信号を出力するようにアドレス
信号及び制御信号を送出する。
第１の保持信号を受けた第１の保持回路14はビットパ
ターン信号を保持する。そして、このビットパターン信
号はビット選択信号として選択回路16に出力される。
ターン信号を保持する。そして、このビットパターン信
号はビット選択信号として選択回路16に出力される。
次に、CPU11は変更すべきビットに対応するデータの
値をを選択回路17に入力する。ここで、選択回路17に
は、保持回路14で保持されたデータ信号が入力されてい
る。
値をを選択回路17に入力する。ここで、選択回路17に
は、保持回路14で保持されたデータ信号が入力されてい
る。
選択回路16は、ビット選択指示信号に従い、指示があ
るビットについては、データバス17より供給された値
を、指示がないビットについては第２の保持回路15より
与えられた値を選択して、選択されたデータ信号を作成
する。この選択されたデータ信号は、データバス17の伝
送ビット同じビット数のデータ信号となる。
るビットについては、データバス17より供給された値
を、指示がないビットについては第２の保持回路15より
与えられた値を選択して、選択されたデータ信号を作成
する。この選択されたデータ信号は、データバス17の伝
送ビット同じビット数のデータ信号となる。
この選択されたデータ信号は第２の保持回路15に送ら
れ、デコーダ12からの保持信号により保持され、変更デ
ータ信号として外部に出力される。
れ、デコーダ12からの保持信号により保持され、変更デ
ータ信号として外部に出力される。
この様に、CPU11は変化させようとするビットを示す
ビットパターン信号とその値をデータバス17に送出し、
所定のタイミングで第１及び第２の保持信号を出力する
ように、デコーダ12に信号を送るだけで、ビット単位で
データ信号の値を変えることができる。
ビットパターン信号とその値をデータバス17に送出し、
所定のタイミングで第１及び第２の保持信号を出力する
ように、デコーダ12に信号を送るだけで、ビット単位で
データ信号の値を変えることができる。
［発明の効果］ 本発明によれば、ビット選択形出力ポートがデータバ
スを介してCPUより入力されるビットパターン信号を前
記CPUからの第１の保持信号に応答して保持し、ビット
選択指示信号を出力する第１の保持回路と、前記入力デ
ータ信号と前記出力データ信号とを入力とし、前記ビッ
ト選択指示信号に基づいてビット単位でいづれか一方の
信号を選択し選択されたデータ信号をデータする選択回
路と、選択されたデータ信号を前記CPUからの第２の保
持信号に応答して保持し、変更出力データ信号を出力す
る第２の保持回路とを備えたことで、任意のビットの値
を変更することができる。これにより、CPUの演算処理
を大幅に削減することができる。
スを介してCPUより入力されるビットパターン信号を前
記CPUからの第１の保持信号に応答して保持し、ビット
選択指示信号を出力する第１の保持回路と、前記入力デ
ータ信号と前記出力データ信号とを入力とし、前記ビッ
ト選択指示信号に基づいてビット単位でいづれか一方の
信号を選択し選択されたデータ信号をデータする選択回
路と、選択されたデータ信号を前記CPUからの第２の保
持信号に応答して保持し、変更出力データ信号を出力す
る第２の保持回路とを備えたことで、任意のビットの値
を変更することができる。これにより、CPUの演算処理
を大幅に削減することができる。
第１図は本発明の一実施例のブロック図である。 11…中央演算処理装置、12…デコーダ、13…ビット選択
形出力ポート、14…第１の保持回路、15…第２の保持回
路、16…選択回路、17…データバス、18…アドレスバ
ス、19…制御信号線、20…第１の制御線、21…第２の制
御線。
形出力ポート、14…第１の保持回路、15…第２の保持回
路、16…選択回路、17…データバス、18…アドレスバ
ス、19…制御信号線、20…第１の制御線、21…第２の制
御線。
Claims (2)
- 【請求項１】データバスを介してマイクロプロセッサに
接続され、前記マイクロプロセッサより前記データバス
を介して入力された入力データ信号を保持し、出力デー
タ信号として出力する出力ポートであって、 前記出力データ信号の値を必要に応じてビット単位で変
更し、変更出力データ信号として出力するビット選択形
出力ポートにおいて、 前記データバスを介して入力されるビットパターン信号
を前記マイクロプロセッサからの第１の保持信号に応答
して保持し、ビット選択指示信号を出力する第１の保持
回路と、 前記入力データ信号と前記出力データ信号とを入力と
し、前記ビット選択指示信号に基づいてビット単位でい
づれか一方の信号を選択し選択されたデータ信号を出力
する選択回路と、 選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、前記変更出力データ
信号を出力する第２の保持回路とを備えたことを特徴と
するビット選択形出力ポート。 - 【請求項２】マイクロプロセッサとビット選択形出力ポ
ートとがデータバス及び制御線で接続された出力装置で
あって、 前記マイクロプロセッサは、前記データバスにデータ信
号及びビットパターン信号を、前記制御線に第１及び第
２の保持信号をそれぞれ所定のタイミングで出力する手
段を有し、 前記ビット選択形出力ポートは、 前記ビットパターン信号を前記第１の保持信号に応答し
て保持し、ビット選択指示信号を出力する第１の保持回
路と、 前記データ信号と前記ビット選択形出力ポートからの出
力データ信号とを入力とし、前記ビット選択指示信号に
基づいてビット単位でいずれか一方の信号を選択し選択
されたデータ信号を出力する選択回路と、 選択されたデータ信号を前記マイクロプロセッサからの
第２の保持信号に応答して保持し、変更出力データ信号
として出力する第２の保持回路とを備えていることを特
徴とする出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107419A JP2890660B2 (ja) | 1990-04-25 | 1990-04-25 | ビット選択形出力ポート及び出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107419A JP2890660B2 (ja) | 1990-04-25 | 1990-04-25 | ビット選択形出力ポート及び出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH047656A JPH047656A (ja) | 1992-01-13 |
| JP2890660B2 true JP2890660B2 (ja) | 1999-05-17 |
Family
ID=14458672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107419A Expired - Lifetime JP2890660B2 (ja) | 1990-04-25 | 1990-04-25 | ビット選択形出力ポート及び出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5521746B2 (ja) | 2010-04-30 | 2014-06-18 | 横浜ゴム株式会社 | 空気入りタイヤ |
-
1990
- 1990-04-25 JP JP2107419A patent/JP2890660B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH047656A (ja) | 1992-01-13 |
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