JPH0675765A - 処理速度制御装置 - Google Patents
処理速度制御装置Info
- Publication number
- JPH0675765A JPH0675765A JP14234592A JP14234592A JPH0675765A JP H0675765 A JPH0675765 A JP H0675765A JP 14234592 A JP14234592 A JP 14234592A JP 14234592 A JP14234592 A JP 14234592A JP H0675765 A JPH0675765 A JP H0675765A
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- JP
- Japan
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- register
- cpu
- waits
- data
- processing
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Abstract
(57)【要約】
【目的】 ＣＰＵなどの処理速度をその処理内容などに
応じて最適化させる。 【構成】 ＣＰＵ等のウェイト数をシフトレジスタによ
ってカウントさせるとともに、このシフトレジスタのカ
ウント数を外部から与えられるデータによってソフトウ
エア的に可変設定させる。 【効果】 ＣＰＵ等の処理速度を処理内容に応じて最適
化させることが可能となる。
応じて最適化させる。 【構成】 ＣＰＵ等のウェイト数をシフトレジスタによ
ってカウントさせるとともに、このシフトレジスタのカ
ウント数を外部から与えられるデータによってソフトウ
エア的に可変設定させる。 【効果】 ＣＰＵ等の処理速度を処理内容に応じて最適
化させることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ（中央処理装
置）などの処理速度をウェイト数によって制御する処理
速度制御装置に関する。
置）などの処理速度をウェイト数によって制御する処理
速度制御装置に関する。
【０００２】
【従来の技術】従来のこの種の装置は、図４に示すよう
に、ＣＰＵのウェイト数をカウントするシフトレジスタ
１と、このシフトレジスタ１のカウント数をハードウェ
ア的に固定設定する回路２１とを有し、たとえばＣＰＵ
と外部装置の間で受け渡しされるＲＥＡＤＹ信号を上記
シフトレジスタ１のシフト数分だけ遅らせる（アイドリ
ングさせる）ことにより、そのＣＰＵと外部装置の間で
の処理速度差を調整させることが行われていた（たとえ
ば、特開昭60-189053号公報参照）。
に、ＣＰＵのウェイト数をカウントするシフトレジスタ
１と、このシフトレジスタ１のカウント数をハードウェ
ア的に固定設定する回路２１とを有し、たとえばＣＰＵ
と外部装置の間で受け渡しされるＲＥＡＤＹ信号を上記
シフトレジスタ１のシフト数分だけ遅らせる（アイドリ
ングさせる）ことにより、そのＣＰＵと外部装置の間で
の処理速度差を調整させることが行われていた（たとえ
ば、特開昭60-189053号公報参照）。
【０００３】
【発明が解決しようとする課題】しかし、かかる構成に
よれば、ＣＰＵなどの処理速度が必要以上に低下させら
れてしまうことがある、という問題があった。
よれば、ＣＰＵなどの処理速度が必要以上に低下させら
れてしまうことがある、という問題があった。
【０００４】上述の問題は以下の理由で生じる。すなわ
ち、図４に示すように、従来のこの種の装置では、ＣＰ
Ｕのウェイト数をカウントするシフトレジスタ１のシフ
ト数が、結線あるいはディップスイッチなどによってハ
ードウエア的に固定された状態で設定されていた。
ち、図４に示すように、従来のこの種の装置では、ＣＰ
Ｕのウェイト数をカウントするシフトレジスタ１のシフ
ト数が、結線あるいはディップスイッチなどによってハ
ードウエア的に固定された状態で設定されていた。
【０００５】一方、ＣＰＵなどの動作条件は、同一のハ
ードウェア環境であっても、処理の内容によって変化す
る場合がある。たとえば、通常のメモリーアクセスとＤ
ＭＡ時のメモリーアクセスとでは、必要なウェイト数が
違ってくる。
ードウェア環境であっても、処理の内容によって変化す
る場合がある。たとえば、通常のメモリーアクセスとＤ
ＭＡ時のメモリーアクセスとでは、必要なウェイト数が
違ってくる。
【０００６】ところが、従来のように、ウェイト数を回
路などのハードウェア的手段によって固定的に設定した
場合は、その設定ウェイト数は最低の動作速度に合わせ
なければならなくなる。つまり、高速での処理が可能な
状況が生じても、固定的に設定されたウェイト数以上で
の高速動作は行われない。これにより、処理速度が必要
以上に低下させられてしまうという問題を生じること
が、本発明者らによってあきらかとされた。
路などのハードウェア的手段によって固定的に設定した
場合は、その設定ウェイト数は最低の動作速度に合わせ
なければならなくなる。つまり、高速での処理が可能な
状況が生じても、固定的に設定されたウェイト数以上で
の高速動作は行われない。これにより、処理速度が必要
以上に低下させられてしまうという問題を生じること
が、本発明者らによってあきらかとされた。
【０００７】本発明は、上述した課題に艦みてなされた
もので、ＣＰＵなどの処理速度を処理内容などに応じて
最適化させることができる処理速度制御装置を提供する
ことを目的とする。
もので、ＣＰＵなどの処理速度を処理内容などに応じて
最適化させることができる処理速度制御装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するため、ＣＰＵ等の処理装置のウェイト数をシフト
レジスタによってカウントさせるとともに、このシフト
レジスタのカウント数を外部から与えられるデータによ
ってソフトウェア的に可変設定させる、という構成を備
えたものである。
決するため、ＣＰＵ等の処理装置のウェイト数をシフト
レジスタによってカウントさせるとともに、このシフト
レジスタのカウント数を外部から与えられるデータによ
ってソフトウェア的に可変設定させる、という構成を備
えたものである。
【０００９】
【作用】本発明は、上述の構成によって、ＣＰＵ等の処
理装置のウェイト数を処理内容などに応じてソフトウェ
ア的に任意に可変設定することができるため、上記処理
装置の処理速度を処理内容に応じて最適化させることが
可能となる。
理装置のウェイト数を処理内容などに応じてソフトウェ
ア的に任意に可変設定することができるため、上記処理
装置の処理速度を処理内容に応じて最適化させることが
可能となる。
【００１０】
【実施例】以下、本発明の実施例を図を参照しながら説
明する。
明する。
【００１１】なお、図において、同一符号は同一または
相当部分を示すものとする。図１は本発明の一実施例に
よる処理速度制御装置の概略構成を示すものであって、
１はＣＰＵのウェイト数をクロックによるシフト動作に
よってカウントするシフトレジスタ、２はこのシフトレ
ジスタ１のカウント数すなわちウェイト数を設定するウ
ェイト管理部、３は上記ウェイト管理部２が設定するウ
ェイト数をシステム・データバス５１から取り込むデー
タレジスタ、４はシステム・アドレスバス５２上のアド
レスデータにしたがって上記データレジスタ３を選択す
るデコーダである。シフトレジスタ１、ウェイト管理部
２、データレジスタ３は、必要に応じて複数組設けら
れ、各組はそれぞれにデコーダ４によって選択されるよ
うになっている。
相当部分を示すものとする。図１は本発明の一実施例に
よる処理速度制御装置の概略構成を示すものであって、
１はＣＰＵのウェイト数をクロックによるシフト動作に
よってカウントするシフトレジスタ、２はこのシフトレ
ジスタ１のカウント数すなわちウェイト数を設定するウ
ェイト管理部、３は上記ウェイト管理部２が設定するウ
ェイト数をシステム・データバス５１から取り込むデー
タレジスタ、４はシステム・アドレスバス５２上のアド
レスデータにしたがって上記データレジスタ３を選択す
るデコーダである。シフトレジスタ１、ウェイト管理部
２、データレジスタ３は、必要に応じて複数組設けら
れ、各組はそれぞれにデコーダ４によって選択されるよ
うになっている。
【００１２】図２は、ウェイト管理部２の回路構成例を
示す。同図に示すウェイト管理部２は論理ゲートＧ１〜
Ｇ４を用いて構成され、図３に示す真理値表のように、
データバス５１からデータレジスタ３に取り込まれたデ
ータの中の４ビット（０〜３）を使用し、そのビット内
容に応じて０〜３のウェイト数を設定する。設定された
ウェイト数（０〜３）は、ウェイト動作の対象となる装
置のチップセレクト信号ＣＳが能動レベル（ハイレベ
ル）のときに有効化されて、ウェイト数をカウントする
シフトレジスタ１を制御する。
示す。同図に示すウェイト管理部２は論理ゲートＧ１〜
Ｇ４を用いて構成され、図３に示す真理値表のように、
データバス５１からデータレジスタ３に取り込まれたデ
ータの中の４ビット（０〜３）を使用し、そのビット内
容に応じて０〜３のウェイト数を設定する。設定された
ウェイト数（０〜３）は、ウェイト動作の対象となる装
置のチップセレクト信号ＣＳが能動レベル（ハイレベ
ル）のときに有効化されて、ウェイト数をカウントする
シフトレジスタ１を制御する。
【００１３】以上のように構成された処理速度制御装置
について、以下その動作を説明する。
について、以下その動作を説明する。
【００１４】上述した装置では、ＣＰＵ等の処理装置の
ウェイト数を処理内容などに応じて任意に可変設定する
ことができる。これにより、例えば外部装置の取り替え
あるいは追加などのハードウェア的な要因にもとづくウ
ェイト数の変更も、ハードウェアを変更することなく、
設定のためのデータを与えるソフトウェア的な操作だけ
でもって、ただちに行うことができる。さらに、たとえ
ば通常のメモリーアクセスとＤＭＡ時のメモリーアクセ
スといったように、処理内容によって必要ウェイト数が
変化する場合にも迅速かつ柔軟に対応して、常に過不足
のない最適なウェイト数を設定することが可能となる。
ウェイト数を処理内容などに応じて任意に可変設定する
ことができる。これにより、例えば外部装置の取り替え
あるいは追加などのハードウェア的な要因にもとづくウ
ェイト数の変更も、ハードウェアを変更することなく、
設定のためのデータを与えるソフトウェア的な操作だけ
でもって、ただちに行うことができる。さらに、たとえ
ば通常のメモリーアクセスとＤＭＡ時のメモリーアクセ
スといったように、処理内容によって必要ウェイト数が
変化する場合にも迅速かつ柔軟に対応して、常に過不足
のない最適なウェイト数を設定することが可能となる。
【００１５】なお、ウェイト数の可変設定範囲は、シフ
トレジスタ１などのビット数を増やすことによって拡大
することができる。
トレジスタ１などのビット数を増やすことによって拡大
することができる。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
は、ＣＰＵ等の処理装置のウェイト数をシフトレジスタ
によってカウントさせるとともに、このシフトレジスタ
のカウント数を外部からのデータによってソフトウェア
的に可変設定させることによって、ＣＰＵ等の処理装置
のウェイト数を処理内容などに応じてソフトウェア的に
任意に可変設定することができるため、上記処理装置の
処理速度を処理内容に応じて最適化させることが可能に
なる、という効果を有するものである。
は、ＣＰＵ等の処理装置のウェイト数をシフトレジスタ
によってカウントさせるとともに、このシフトレジスタ
のカウント数を外部からのデータによってソフトウェア
的に可変設定させることによって、ＣＰＵ等の処理装置
のウェイト数を処理内容などに応じてソフトウェア的に
任意に可変設定することができるため、上記処理装置の
処理速度を処理内容に応じて最適化させることが可能に
なる、という効果を有するものである。
【図１】本発明の一実施例による処理速度制御装置の概
略構成図
略構成図
【図２】図１の装置で使用されるウェイト管理部の構成
例を示す回路図
例を示す回路図
【図３】図２のウェイト管理部の動作を示す真理値を表
す図
す図
【図４】従来の処理速度制御装置の概略構成図
１ シフトレジスタ ２ ウェイト管理部 ３ データレジスタ ４ デコーダ ５１ データバス ５２ アドレスバス
Claims (1)
- 【請求項１】ＣＰＵ等の処理装置のウェイト数をカウン
トするレジスタと、このレジスタのカウント数をデータ
によってソフトウェア的に可変設定する制御手段とを備
えた処理速度制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14234592A JPH0675765A (ja) | 1992-06-03 | 1992-06-03 | 処理速度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14234592A JPH0675765A (ja) | 1992-06-03 | 1992-06-03 | 処理速度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675765A true JPH0675765A (ja) | 1994-03-18 |
Family
ID=15313206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14234592A Pending JPH0675765A (ja) | 1992-06-03 | 1992-06-03 | 処理速度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6748464B2 (en) | 2000-09-20 | 2004-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising CPU and peripheral circuit wherein control unit performs wait cycle control that makes peripheral circuit wait a predetermined time before responding to CPU |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183635A (ja) * | 1984-03-02 | 1985-09-19 | Matsushita Electric Ind Co Ltd | ウエイト発生装置 |
| JPS60189053A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | デ−タ転送制御装置 |
| JPS6313558U (ja) * | 1986-07-12 | 1988-01-28 |
-
1992
- 1992-06-03 JP JP14234592A patent/JPH0675765A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183635A (ja) * | 1984-03-02 | 1985-09-19 | Matsushita Electric Ind Co Ltd | ウエイト発生装置 |
| JPS60189053A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | デ−タ転送制御装置 |
| JPS6313558U (ja) * | 1986-07-12 | 1988-01-28 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6748464B2 (en) | 2000-09-20 | 2004-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising CPU and peripheral circuit wherein control unit performs wait cycle control that makes peripheral circuit wait a predetermined time before responding to CPU |
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