JPH04306747A - ブロック転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、メインメモリと、キャ
ッシュメモリと、このキャッシュメモリにミスヒットが
発生すると前記メインメモリからキャッシュメモリにブ
ロック単位にデータを転送するブロック転送手段とを具
備したブロック転送制御装置のうち、特に、ブロック転
送後の処理の開始を迅速にして装置の処理速度を向上す
るブロック転送制御装置に関する。

【０００３】

【従来の技術】従来、電子計算機は、演算処理部からの
メモリアクセスを短縮するために、メインメモリ（主記
憶装置）と命令処理部との間にアクセスを高速にし、且
つ、メモリ容量が小容量のバッファメモリを設けている
。上記バッファメモリをキャッシュメモリといい、当該
キャッシュメモリは、頻繁にアクセスされるメインメモ
リに記憶されているデータの一部を記憶している。

【０００４】上記キャッシュメモリは、メインメモリに
比較して小容量のため、所望のデータが当該キャッシュ
メモリに存在しない場合にミスヒットが発生する。ミス
ヒットが発生した場合は、メインメモリの所定アドレス
に記憶されている所望のデータを、例えば、ブロックサ
イズが８バイトまたは１６バイトのブロック単位でブロ
ック転送を行う。上記ブロック転送されるアドレス空間
を図３に示すとメモリ領域１９には、１ブロックにデー
タ幅が４バイトのデータＡからデータＤまでの順位に記
憶している。上記メモリ領域１９に記憶されているデー
タをブロック転送するタイミングを図４に示す。ブロッ
ク転送によりメインメモリからキャッシュメモリにデー
タＡからデータＤの順に転送されて当該キャッシュメモ
リに記憶される。記憶後、演算処理部は、キャッシュメ
モリに記憶されるデータＣ（図中斜線部）を用いて次処
理を実行するため、データＣ（図や斜線部）が転送され
るまで演算処理部の実行を開始できない不具合があった
。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ブロック転送制御装置は、例えば、ブロックサイズが１
６バイトでメインメモリとのデータ幅が４バイトの場合
、４サイクルに分けて転送するため、演算処理部が次に
処理を実行するのに必要なデータの転送タイミングが不
規則になるものであった。従って、演算処理部が次の処
理を実行するために必要なデータが、例えば、４サイク
ル目に転送された場合は、当該４サイクル目の転送が終
了するまで演算処理部の処理が実行されなくなり、装置
の処理の遅延を招来する問題があった。

【０００６】本発明は、このような従来の課題を解決す
るためになされたもので、その目的は、ミスヒットが発
生するとブロック転送するデータを装置の次処理に必要
な優先順位に転送することにより、装置のデータ待ちに
よる遅延を防止して、処理の開始を迅速にすることによ
り、装置の処理を迅速にするとともに、信頼性を向上す
るブロック転送制御装置を提供することにある。

【０００７】［発明の構成］

【０００８】

【課題を解決するための手段】上記目的を達成するため
、本発明は、キャッシュメモリにミスヒットが発生する
と前記メインメモリからキャッシュメモリにブロック単
位に転送されるデータの優先順位を指定する優先順位指
定手段と、この優先順位指定手段により指定された優先
順位に基づいて前記メインメモリからキャッシュメモリ
に転送されるブロック単位内のデータの転送順位を制御
する転送順位制御手段と、を備えたことを要旨とする。

【０００９】

【作用】上述の如く構成すれば、キャッシュメモリに所
望のデータが記憶されていないミスヒットが発生すると
メインメモリから当該キャッシュメモリにブロック単位
に転送される所望のデータの優先順位を指定する。上記
優先順位の指定後、メインメモリから転送されるブロッ
ク単位の所望のデータを演算処理部が処理を実行する順
位の優先順位に基づいてセットする。優先順位にセット
した所望のデータをキャッシュメモリに転送して当該キ
ャッシュメモリに登録するので、ブロック転送後の装置
の処理を迅速にできる。

【００１０】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【００１１】図１は本発明のブロック転送制御装置に係
る一実施例を示すブロック図である。

【００１２】上記ブロック転送制御装置は、メインメモ
リ１、演算処理部３およびシステム制御部５を備えて、
後述するキャッシュメモリ９に転送するデータを演算処
理部３の処理する優先順位に転送するものである。

【００１３】上記メインメモリ１は、各種のプログラム
およびデータを所定アドレスに記憶する。

【００１４】演算処理部３は、キャッシュメモリ９およ
び優先順位指定回路１１を備えて、各種の演算処理を実
行する。

【００１５】キャッシュメモリ９は、演算処理部３が頻
繁に用いる小容量のデータを記憶して、高速にデータの
アクセスを可能にする。また、キャッシュメモリ９は、
システム制御部５の後述するブロック転送制御回路１５
と制御信号およびデータ幅を有するインターフェース７
を介して接続されている。

【００１６】優先順位指定回路１１は、キャッシュメモ
リ９においてミスヒットが発生すると当該ミスヒットに
よるブロック転送されるデータの優先順位を示す優先順
位指定信号ａをシステム制御部３の順序制御回路１７に
出力する。

【００１７】システム制御部５は、ブロック転送制御回
路１５および順位制御回路１７を備えて、メインメモリ
１と演算処理部３との間のブロック転送を実行する。

【００１８】ブロック転送制御回路１５は、キャッシュ
メモリ９にミスヒットが発生するとメインメモリ１から
データをブロック転送等を示す制御信号およびデータ幅
を有するインターフェース１３を介して転送する。

【００１９】順序制御回路１７は、ブロック転送制御回
路１５により転送されるデータのうち、優先順位制御回
路１１から入力される優先順位指定信号ａに応答して順
序制御信号ｂをブロック転送制御回路１５に出力して優
先順位を指定する。

【００２０】上記ブロック転送のタイミングを図２を用
いて説明する。

【００２１】上記ブロック転送制御回路１５によりメイ
ンメモリ１とのデータ幅が４バイトの場合は、４サイク
ルにデータＡ〜データＤが１ブロックに転送される。優
先順位指定回路１１からブロック転送時の優先順位指定
信号ａが出力されて順序制御回路１７から順序制御信号
ｂが出力されるとブロック転送制御回路１５は、順序制
御信号ｂの指定される優先順位の最も高いデータＣ（図
中斜線部）からデータＤ，データＡおよびデータＢの順
にキャッシュメモリ９に転送する。キャッシュメモリ９
にデータＣ（図中斜線部）からデータＢの順序に記憶さ
れるため、演算処理部３は、優先順位の最も高いデータ
Ｃを得ることができる。

【００２２】ここで、ブロックサイズ（Ｓ）、演算処理
部３とメインメモリ１間とのバス幅（Ｗ）およびブロッ
ク転送のサイクル数（Ｎ）は以下の式により表わせる。

【００２３】Ｎ≧Ｓ／Ｗ 例えば、Ｓ＝１６バイト、Ｗ＝４バイトのシステムにお
いて、サイクル数Ｎは最小で４（１６／４）サイクル要
する。本実施例では、４サイクルの１サイクル目に演算
処理部３の優先順位の最も高いデータＣを転送する。

【００２４】次に本実施例の作用を説明する。

【００２５】まず、装置に電源投入後、演算処理部３は
、キャッシュメモリ９からデータを読出す。このとき、
演算処理部３の読出すデータがキャッシュメモリ９に記
憶されていなければミスヒットが発生する。ミスヒット
が発生すると優先順位指定回路１１は、ブロック転送時
のデータＡからデータＤまでのうち、優先順位の最も高
いデータＣから最も低いデータＢを指定する優先順位指
定信号ａを順序制御回路１７に出力する。順序制御回路
１７は、優先順位指定信号ａに応答して順序制御信号ｂ
をブロック転送制御回路１５に出力する。ブロック転送
制御回路１５は、メインメモリ１からインターフェース
１３を介して転送される１ブロックのデータＡからデー
タＤまでを順序制御信号ｂにより優先順位の最も高いデ
ータＣからキャッシュメモリ９に転送する。データＣの
次にデータＤ，データＡそしてデータＢをブロック転送
制御回路１５はキャッシュメモリ９に転送する。キャッ
シュメモリ９にデータＣからデータＢまで転送されて所
定アドレスに記憶されると演算処理部３は、データＣを
読出して処理を実行する。データＣの処理が終了すると
演算処理部３は、データＤ，データＡ，データＢの順に
読出して処理を実行する。

【００２６】これにより、ブロック転送されるデータが
演算処理部３の必要度合いの高い優先順位にキャッシュ
メモリ９に転送されるので、演算処理部３はキャッシュ
メモリ９に転送されると同時に処理を実行できるため、
データの待ち時間を省いて装置の処理速度を向上できる
。

【００２７】本実施例ではシステム制御部５を用いて説
明を行ったが、システム制御部５の機能をメインメモリ
１内に置き、システム制御部５を用いずにブロック転送
の優先順位の制御を行う事も可能である。

【００２８】

【発明の効果】以上説明したように、本発明では、ミス
ヒットが発生するとブロック転送するデータを装置の次
処理に必要な優先順位に転送することにより、装置のデ
ータ待ちによる遅延を防止して、処理の開始を迅速にす
ることにより、装置の処理を迅速にするとともに、信頼
性の向上を実現できる。

【図面の簡単な説明】

【図１】本発明のブロック転送制御装置に係る一実施例
の制御を示すブロック図である。

【図２】ブロック転送のタイミングを示す図である。

【図３】ブロック転送のタイミングを示す図である。

【図４】ブロック転送のアドレスを示す図である。

【符号の説明】

１　　メインメモリ ３　　演算処理部 ９　　キャッシュメモリ １１　　優先順位指定回路 １５　　ブロック転送制御回路 １７　　順序制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　メインメモリと、キャッシュメモリと
   、このキャッシュメモリにミスヒットが発生すると前記
   メインメモリからキャッシュメモリにブロック単位にデ
   ータを転送するブロック転送手段とを具備したブロック
   転送制御装置において、前記キャッシュメモリにミスヒ
   ットが発生すると前記メインメモリからキャッシュメモ
   リにブロック単位に転送されるデータの優先順位を指定
   する優先順位指定手段と、この優先順位指定手段により
   指定された優先順位に基づいて前記メインメモリからキ
   ャッシュメモリに転送されるブロック単位内のデータの
   転送順位を制御する転送順位制御手段と、を備えたこと
   を特徴とするブロック転送制御装置に関する。