JP2691560B2 - Ｄ−ｒａｍのリフレッシュ制御方式 - Google Patents
Ｄ−ｒａｍのリフレッシュ制御方式Info
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- JP2691560B2 JP2691560B2 JP63119168A JP11916888A JP2691560B2 JP 2691560 B2 JP2691560 B2 JP 2691560B2 JP 63119168 A JP63119168 A JP 63119168A JP 11916888 A JP11916888 A JP 11916888A JP 2691560 B2 JP2691560 B2 JP 2691560B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明はダイナミックメモリ（以下Ｄ−RAMという）
のリフレッシュ制御方式に係り、特にＤ−RAMのリフレ
ッシュ要求信号と、CPU及びCPU以外のアクセス要求信号
とが夫々非同期に発振されている装置におけるＤ−RAM
のリフレッシュ制御方式に関する。
のリフレッシュ制御方式に係り、特にＤ−RAMのリフレ
ッシュ要求信号と、CPU及びCPU以外のアクセス要求信号
とが夫々非同期に発振されている装置におけるＤ−RAM
のリフレッシュ制御方式に関する。
「従来の技術」 従来より、高速プリンタその他の制御システムに使用
されるメモリには、高集積密度で且つ消費電力の少ない
Ｄ−RAMが多く用いられているが、Ｄ−RAMはゲートのス
トレーキャパシティを利用して電荷を蓄積する構成を採
る為に、リーク電流等によって前記電荷が時間とともに
消失してしまう。この為前記Ｄ−RAMを組込んだ制御シ
ステムにおいては所定時間内に周期的にクロックパルス
を加えて電荷をおぎなう、いわゆるリフレッシュ処理が
必要になる。
されるメモリには、高集積密度で且つ消費電力の少ない
Ｄ−RAMが多く用いられているが、Ｄ−RAMはゲートのス
トレーキャパシティを利用して電荷を蓄積する構成を採
る為に、リーク電流等によって前記電荷が時間とともに
消失してしまう。この為前記Ｄ−RAMを組込んだ制御シ
ステムにおいては所定時間内に周期的にクロックパルス
を加えて電荷をおぎなう、いわゆるリフレッシュ処理が
必要になる。
このようなリフレッシュ処理を行う為に、一般にリフ
レッシュ要求信号を所定時間毎に強制的にＤ−RAM側に
送信しリフレッシュを行うようにしているが、リフレッ
シュサイクルは極めて短い時間間隔で行われ、而もリフ
レッシュ要求信号の為のクロック系を通常のアクセス命
令の為のクロック系と別系統で構成している為に、必然
的にCPUその他のデバイスのメモリアクセス動作とリフ
レッシュ動作が競合し易い。
レッシュ要求信号を所定時間毎に強制的にＤ−RAM側に
送信しリフレッシュを行うようにしているが、リフレッ
シュサイクルは極めて短い時間間隔で行われ、而もリフ
レッシュ要求信号の為のクロック系を通常のアクセス命
令の為のクロック系と別系統で構成している為に、必然
的にCPUその他のデバイスのメモリアクセス動作とリフ
レッシュ動作が競合し易い。
「発明が解決しようとする課題」 この為かかる競合が生じた場合はメモリアクセス要求
をウエイトさせてその間にリフレッシュ動作を作ってい
るが、確かにＤ−RAMとのメモリアクセスがCPUを経由し
て又はCPUの制御下に行われる装置の場合には、前記メ
モリアクセス要求をウエイトさせる事はソフト的にも又
ハード的にも容易であるが、例えばページプリンタのよ
うにＤ−RAMからなるビデオメモリ装置を用い、該ビデ
オメモリの画像データの転送をCPUの動作とは独立させ
てDMAコントローラで行うようにした装置や、又プリン
トエンジン側の制御に基づいて前記ビデオメモリとメモ
リアクセスを行うような装置のようにＤ−RAMがCPU以外
のデバイスと直接アクセス（以下DMアクセスという）す
る装置の場合には該DMアクセス要求をウエイトさせるの
が極めて困難な場合がある。
をウエイトさせてその間にリフレッシュ動作を作ってい
るが、確かにＤ−RAMとのメモリアクセスがCPUを経由し
て又はCPUの制御下に行われる装置の場合には、前記メ
モリアクセス要求をウエイトさせる事はソフト的にも又
ハード的にも容易であるが、例えばページプリンタのよ
うにＤ−RAMからなるビデオメモリ装置を用い、該ビデ
オメモリの画像データの転送をCPUの動作とは独立させ
てDMAコントローラで行うようにした装置や、又プリン
トエンジン側の制御に基づいて前記ビデオメモリとメモ
リアクセスを行うような装置のようにＤ−RAMがCPU以外
のデバイスと直接アクセス（以下DMアクセスという）す
る装置の場合には該DMアクセス要求をウエイトさせるの
が極めて困難な場合がある。
即ち前記装置においては、前記DMアクセス要求信号は
CPUよりのプログラム制御によりソフト的に制御される
ものではなくDMAコントローラ等に基づいてハードウエ
ア的に制御される為に自由度がなく、従って該要求信号
をウエイトさせる場合必然的にその回路構成が複雑化す
るのみならず、特に前記要求信号を他のデバイスの制御
信号として利用する場合やプリントエンジン側の制御下
に基づいて前記メモリアクセス要求信号が発振される構
成の制御システムにおいては、アクセス要求信号をウエ
イトさせる事が不可能な場合がある。
CPUよりのプログラム制御によりソフト的に制御される
ものではなくDMAコントローラ等に基づいてハードウエ
ア的に制御される為に自由度がなく、従って該要求信号
をウエイトさせる場合必然的にその回路構成が複雑化す
るのみならず、特に前記要求信号を他のデバイスの制御
信号として利用する場合やプリントエンジン側の制御下
に基づいて前記メモリアクセス要求信号が発振される構
成の制御システムにおいては、アクセス要求信号をウエ
イトさせる事が不可能な場合がある。
本発明はかかる従来技術の欠点に鑑み、リフレッシュ
動作とメモリアクセス要求が競合した場合に、いずれか
一の動作を一律に選択するのではなく、アクセス要求信
号発振側のデバイスに合わせて選択的に優先順位を決定
し、これによりＤ−RAMのリフレッシュ動作、CPUのアク
セス及びCPU以外のデバイスのアクセス動作が夫々最も
好ましい時期に行い得、特に高速プリンタの制御システ
ムのようにCPU及びCPU以外のデバイスのアクセス動作が
混在して頻繁に生じるシステムに有効なリフレッシュ制
御方式を提供する事を目的とする。
動作とメモリアクセス要求が競合した場合に、いずれか
一の動作を一律に選択するのではなく、アクセス要求信
号発振側のデバイスに合わせて選択的に優先順位を決定
し、これによりＤ−RAMのリフレッシュ動作、CPUのアク
セス及びCPU以外のデバイスのアクセス動作が夫々最も
好ましい時期に行い得、特に高速プリンタの制御システ
ムのようにCPU及びCPU以外のデバイスのアクセス動作が
混在して頻繁に生じるシステムに有効なリフレッシュ制
御方式を提供する事を目的とする。
「課題を解決する為の手段」 前記したように、リフレッシュ要求信号と、CPU及びC
PU以外のデバイスのアクセス要求信号とが夫々非同期に
発振されている装置においては、前記したようにリフレ
ッシュサイクルは４〜16msec程度の極めて短い時間間隔
で行われる為に、CPUのアクセス要求信号とリフレッシ
ュ要求信号、及びデバイスのアクセス要求信号とリフレ
ッシュ要求信号が競合する場合が多々ある。しかしなが
らCPUと他のデバイス間においては、一般的にDMAコント
ローラを介してCPU側で前記デバイスとＤ−RAMのREAD/W
RITE処理を一任する構成を取る為に、両者の競合を考慮
する必要がなく、前二者の競合についてのみ考慮すれば
よい。
PU以外のデバイスのアクセス要求信号とが夫々非同期に
発振されている装置においては、前記したようにリフレ
ッシュサイクルは４〜16msec程度の極めて短い時間間隔
で行われる為に、CPUのアクセス要求信号とリフレッシ
ュ要求信号、及びデバイスのアクセス要求信号とリフレ
ッシュ要求信号が競合する場合が多々ある。しかしなが
らCPUと他のデバイス間においては、一般的にDMAコント
ローラを介してCPU側で前記デバイスとＤ−RAMのREAD/W
RITE処理を一任する構成を取る為に、両者の競合を考慮
する必要がなく、前二者の競合についてのみ考慮すれば
よい。
即ち本発明は、リフレッシュ要求信号と、CPU及びCPU
以外のデバイスのアクセス要求信号とが夫々非同期に発
振されている装置において、リフレッシュ動作とメモリ
アクセス要求が競合した場合に、いずれか一の動作を一
律に選択するのではなく、アクセス要求信号発振側のデ
バイスに合わせて選択的に優先順位を決定し、これによ
りＤ−RAMのリフレッシュ動作、CPUのアクセス及びCPU
以外のデバイスのアクセス動作が最も好ましい時期に行
うことを意図して開発した点にある。
以外のデバイスのアクセス要求信号とが夫々非同期に発
振されている装置において、リフレッシュ動作とメモリ
アクセス要求が競合した場合に、いずれか一の動作を一
律に選択するのではなく、アクセス要求信号発振側のデ
バイスに合わせて選択的に優先順位を決定し、これによ
りＤ−RAMのリフレッシュ動作、CPUのアクセス及びCPU
以外のデバイスのアクセス動作が最も好ましい時期に行
うことを意図して開発した点にある。
次に本発明の特徴を順を追って詳細に説明する。
先ずCPUのアクセス動作は、例えばCPUより出力される
アドレス信号に基づいてフォントメモリ等よりデータを
READしながらＤ−RAMに書込み動作を行う等、プログラ
ム制御に基づいて行われる為に、一命令の実行時間は必
然的に長くなり、リフレッシュ必要サイクルタイムを超
えてしまう。
アドレス信号に基づいてフォントメモリ等よりデータを
READしながらＤ−RAMに書込み動作を行う等、プログラ
ム制御に基づいて行われる為に、一命令の実行時間は必
然的に長くなり、リフレッシュ必要サイクルタイムを超
えてしまう。
従って前記CPUのアクセス要求信号とリフレッシュ要
求信号が競合した場合には前記リフレッシュ動作を優先
して実行する事を本発明の第１の特徴とする。
求信号が競合した場合には前記リフレッシュ動作を優先
して実行する事を本発明の第１の特徴とする。
この場合CPUのアクセスはプログラム制御に基づいて
行われる為に、前記アクセス要求信号を遅延させ、リフ
レッシュの空き時間に割り込ませる事は容易である。
行われる為に、前記アクセス要求信号を遅延させ、リフ
レッシュの空き時間に割り込ませる事は容易である。
一方、前記デバイスのＤ−RAMアクセス動作は、専用
のDMAコントローラ等に基づくCPUが関与しないハードウ
エアで行う一種の高速転記作業である為に、リフレッシ
ュ必要サイクル内に十分行う事が可能である。
のDMAコントローラ等に基づくCPUが関与しないハードウ
エアで行う一種の高速転記作業である為に、リフレッシ
ュ必要サイクル内に十分行う事が可能である。
そこで本発明の第２の特徴とする所は、前記デバイス
のＤ−RAMアクセス要求信号とリフレッシュ要求信号が
競合した場合には、前記デバイスのアクセス動作を優先
して実行するとともに、下記に記載のリフレッシュ禁止
パルス発生回路にて前記デバイスのアクセス動作終了と
同時にリフレッシュ動作を行なうようにしたためにリフ
レッシュ処理に何等支障が生じる余地がない。
のＤ−RAMアクセス要求信号とリフレッシュ要求信号が
競合した場合には、前記デバイスのアクセス動作を優先
して実行するとともに、下記に記載のリフレッシュ禁止
パルス発生回路にて前記デバイスのアクセス動作終了と
同時にリフレッシュ動作を行なうようにしたためにリフ
レッシュ処理に何等支障が生じる余地がない。
即ち前記リフレッシュ禁止パルス発生回路はダイレク
トメモリアクセス要求のパルス幅とリフレッシュ動作信
号のパルス幅との和にほぼ等しいパルス幅を周期的に生
成するもので、前記デバイスのアクセス要求信号とリフ
レッシュ要求信号が競合した場合には、前記発生回路よ
り出力された信号に基づいてダイレクトメモリアクセス
中前記リフレッシュ要求信号をホールドしておき前記ダ
イレクトメモリアクセス終了後自動的にリフレッシュ動
作を行なうように構成する。
トメモリアクセス要求のパルス幅とリフレッシュ動作信
号のパルス幅との和にほぼ等しいパルス幅を周期的に生
成するもので、前記デバイスのアクセス要求信号とリフ
レッシュ要求信号が競合した場合には、前記発生回路よ
り出力された信号に基づいてダイレクトメモリアクセス
中前記リフレッシュ要求信号をホールドしておき前記ダ
イレクトメモリアクセス終了後自動的にリフレッシュ動
作を行なうように構成する。
従ってかかる発明によればデバイスのアクセス動作終
了と同時にリフレッシュ動作を行なうようにしたために
リフレッシュ処理に何等支障が生じる余地がないととも
に、ハードウエアにより行われる前記デバイスのＤ−RA
Mアクセス動作を優先する為に、ウエイト等を行うハー
ドウエアが不要になり、回路構成が単純化するととも
に、前記要求信号を他のデバイスの制御信号として利用
する場合や外部装置例えばプリントエンジン側の制御下
に基づいて前記メモリアクセス要求信号が発振される構
成の制御システムにおいても適用可能であり極めて汎用
性を有す。
了と同時にリフレッシュ動作を行なうようにしたために
リフレッシュ処理に何等支障が生じる余地がないととも
に、ハードウエアにより行われる前記デバイスのＤ−RA
Mアクセス動作を優先する為に、ウエイト等を行うハー
ドウエアが不要になり、回路構成が単純化するととも
に、前記要求信号を他のデバイスの制御信号として利用
する場合や外部装置例えばプリントエンジン側の制御下
に基づいて前記メモリアクセス要求信号が発振される構
成の制御システムにおいても適用可能であり極めて汎用
性を有す。
「実施例」 以下、図面を参照して本発明の好適な実施例を例示的
に詳しく説明する。ただしこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく、単なる説明例に過ぎない。
に詳しく説明する。ただしこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく、単なる説明例に過ぎない。
第１図は本発明の実施例に係るリフレッシュ制御部の
回路構成を示すブロック図である。
回路構成を示すブロック図である。
図中11はバッファ、12はリフレッシュ禁止パルス発生
回路、13は入力否定インバータ、14はアンドゲート、15
及び16はいずれもリフレッシュ終了信号に基づいてリセ
ットされるフリップフロップ、18は、リクエスト要求信
号が出力された場合にCPUアクセス要求信号を無効とす
る判定回路である。
回路、13は入力否定インバータ、14はアンドゲート、15
及び16はいずれもリフレッシュ終了信号に基づいてリセ
ットされるフリップフロップ、18は、リクエスト要求信
号が出力された場合にCPUアクセス要求信号を無効とす
る判定回路である。
次にかかる実施例の作用を第２図のタイムチャート図
に基づいて説明する。
に基づいて説明する。
CPU以外のデバイスよりのDMアクセス要求信号P1が、
所定周期サイクルでバッファ11を介してリフレッシュ禁
止パルス発生回路12に入力されると、該発生回路12内で
前記要求信号P1のパルス幅t5とリフレッシュ動作信号の
パルス幅t6の和にほぼ等しいパルス幅t7を有するパルス
信号を生成するとともに、該信号のサイクル間隔をDMア
クセス要求信号P1とその立下がり（終了）時期と一致さ
せたリフレッシュ禁止信号P2を出力させる。そして該発
生回路12より出力されたリフレッシュ禁止信号P2は入力
否定インバータ13により反転P2′されてアンドゲート14
に入力される。
所定周期サイクルでバッファ11を介してリフレッシュ禁
止パルス発生回路12に入力されると、該発生回路12内で
前記要求信号P1のパルス幅t5とリフレッシュ動作信号の
パルス幅t6の和にほぼ等しいパルス幅t7を有するパルス
信号を生成するとともに、該信号のサイクル間隔をDMア
クセス要求信号P1とその立下がり（終了）時期と一致さ
せたリフレッシュ禁止信号P2を出力させる。そして該発
生回路12より出力されたリフレッシュ禁止信号P2は入力
否定インバータ13により反転P2′されてアンドゲート14
に入力される。
一方前記DMアクセス要求信号P1と非同期で周期的に発
振しているリフレッシュ要求信号P3はフリップフロップ
15によりホールドP3′された状態で、アンドゲート14の
他の入力端子に入力される。この際リフレッシュ禁止信
号P2は入力否定インバータ13により反転P2′された状態
で、アンドゲート14に入力されている為に、該禁止信号
P2が非アクティヴ（Lo）の場合のみリフレッシュ許可信
号P4がフリップフロップ16に入力され、該フリップフロ
ップ16よりリフレッシュ動作信号P5が出力される事にな
る。そしてリフレッシュ動作終了と同時に前記両フリッ
プフロップ15,16にリセット信号RFが送信されて前記各
信号P4のホールド状態が解消され、以下前記動作を繰り
返す。
振しているリフレッシュ要求信号P3はフリップフロップ
15によりホールドP3′された状態で、アンドゲート14の
他の入力端子に入力される。この際リフレッシュ禁止信
号P2は入力否定インバータ13により反転P2′された状態
で、アンドゲート14に入力されている為に、該禁止信号
P2が非アクティヴ（Lo）の場合のみリフレッシュ許可信
号P4がフリップフロップ16に入力され、該フリップフロ
ップ16よりリフレッシュ動作信号P5が出力される事にな
る。そしてリフレッシュ動作終了と同時に前記両フリッ
プフロップ15,16にリセット信号RFが送信されて前記各
信号P4のホールド状態が解消され、以下前記動作を繰り
返す。
一方前記ホールドされているリフレッシュ要求信号P
3′判定回路18にも出力され、該要求信号P3′が出力さ
れている間、CPUアクセス要求信号P8は判定回路18にて
無効又はウエイトさせ、該要求信号P3′が非アクティヴ
（Lo）になった後CPUアクセス動作を行う。尚前記判定
回路18はCPU内に設けてもよい。
3′判定回路18にも出力され、該要求信号P3′が出力さ
れている間、CPUアクセス要求信号P8は判定回路18にて
無効又はウエイトさせ、該要求信号P3′が非アクティヴ
（Lo）になった後CPUアクセス動作を行う。尚前記判定
回路18はCPU内に設けてもよい。
尚かかる実施例によれば、誤ってDMアクセス要求信号
P1とCPUアクセス要求信号P8が競合した場合において
も、DMアクセス要求信号P1が優先して実行されるよう
に、判定回路18の入力側にオア回路17を設け、リフレッ
シュ要求信号P3′とともにDMアクセス要求信号P1が入力
されるよう構成してもよい。
P1とCPUアクセス要求信号P8が競合した場合において
も、DMアクセス要求信号P1が優先して実行されるよう
に、判定回路18の入力側にオア回路17を設け、リフレッ
シュ要求信号P3′とともにDMアクセス要求信号P1が入力
されるよう構成してもよい。
従ってかかる実施例によれば第３図（ａ）のメインル
ーチン図に示すように、DMアクセス要求信号P1が出され
ておらず（STEP 10）、又CPUアクセス要求信号P8も出さ
れていない状態（STEP 20）で、リフレッシュ要求信号P
3が出された場合には（STEP 30）公知のように、リフレ
ッシュアドレスカウンタ４によりアドレス更新しながら
リフレッシュアドレスバス3A及びセレクタ3a、3bを介し
て対応するＤ−RAM2a,2bのリフレッシュ動作を行う（ST
EP 31） 一方DMアクセス要求信号P1が出されている場合は、第
３図（ｂ）のサブルーチン図に移行し、ここでDMアクセ
ス要求信号P1とリフレッシュ要求信号P3との競合の有無
を判断し、リフレッシュ要求信号P3が出されていない場
合（STEP 11）は、夫々対応するアクセス動作をＤ−RAM
2a,2bとの間で行う（STEP 12）とともに、DMアクセス実
行完了後第３図（ａ）のメインルーチンに戻る。（STEP
15） 一方、前記両信号P1,P3が競合した場合は、反転され
たリフレッシュ禁止信号P2′がアンドゲート14に入力さ
れているために、リフレッシュ要求信号P3はフリップフ
ロップ15によりホールド且つアンドゲート14の入力側で
待機された状態で外部デバイスとDMアクセスがなされ
（STEP 13）、そしてDMアクセスが完了した段階で、こ
れと同期してリフレッシュ禁止信号P2がLOWになるため
にアンドゲート14よりリフレッシュ許可信号P4が出力さ
れ、これによりDMアクセス終了と同時に自動的にリフレ
ッシュ動作を行うことが出来る（STEP 14）そしてリフ
レッシュ動作実行完了後は第３図（ａ）のメインルーチ
ンに戻る。（STEP 15） そして前記メインルーチン移行後（STEP 20）CPUアク
セス要求信号P8が出されている場合は、第３図（ｃ）の
サブルーチン図に移行し、ここでCPUアクセス要求信号P
8とリフレッシュ要求信号P3′との競合の有無を判断
し、リフレッシュ要求信号P3′が出されていない場合
（STEP 21）は、CPUアクセス動作をＤ−RAM2a,2bとの間
で行う（STEP 22）とともに、CPUアクセス実行完了後第
３図（ａ）のメインルーチンに戻る。（STEP 25） 一方、前記両信号P8,P3′が競合した場合は、判定回
路18にてCPUアクセス要求をホールドした状態（STEP 2
2）で、リフレッシュ動作を完了させ（STEP 23）た後、
CPUアクセス動作を行う。（STEP 24） 第４図は前記リフレッシュ制御部10を用いたプリント
コントローラの回路構成を示すブロック図で、その構成
を簡単に説明すると、１は所定のプログラムにもとづい
てコントローラシステム全体を制御するCPU、２はＤ−R
AMメモリ領域2a,2bを二つに分割して構成された画像メ
モリ装置で、一方のメモリ領域2a又は2bでDMAアドレス
バス2Aを介してDMAアクセスが行われている間、他方の
領域をCPUアドレスバス1Aを介してCPU 1とアクセス可能
に構成している。これによりDMAコントローラ８により
前記メモリ領域2a,2bの一のメモリ領域2aとアクセスし
ている間、CPU 1が他のメモリ領域2bとアクセスする事
が出来、DMAアクセスとCPUアクセスを並行して行う事が
出来る。尚図中９は前記領域指定を行うゲート回路であ
る。
ーチン図に示すように、DMアクセス要求信号P1が出され
ておらず（STEP 10）、又CPUアクセス要求信号P8も出さ
れていない状態（STEP 20）で、リフレッシュ要求信号P
3が出された場合には（STEP 30）公知のように、リフレ
ッシュアドレスカウンタ４によりアドレス更新しながら
リフレッシュアドレスバス3A及びセレクタ3a、3bを介し
て対応するＤ−RAM2a,2bのリフレッシュ動作を行う（ST
EP 31） 一方DMアクセス要求信号P1が出されている場合は、第
３図（ｂ）のサブルーチン図に移行し、ここでDMアクセ
ス要求信号P1とリフレッシュ要求信号P3との競合の有無
を判断し、リフレッシュ要求信号P3が出されていない場
合（STEP 11）は、夫々対応するアクセス動作をＤ−RAM
2a,2bとの間で行う（STEP 12）とともに、DMアクセス実
行完了後第３図（ａ）のメインルーチンに戻る。（STEP
15） 一方、前記両信号P1,P3が競合した場合は、反転され
たリフレッシュ禁止信号P2′がアンドゲート14に入力さ
れているために、リフレッシュ要求信号P3はフリップフ
ロップ15によりホールド且つアンドゲート14の入力側で
待機された状態で外部デバイスとDMアクセスがなされ
（STEP 13）、そしてDMアクセスが完了した段階で、こ
れと同期してリフレッシュ禁止信号P2がLOWになるため
にアンドゲート14よりリフレッシュ許可信号P4が出力さ
れ、これによりDMアクセス終了と同時に自動的にリフレ
ッシュ動作を行うことが出来る（STEP 14）そしてリフ
レッシュ動作実行完了後は第３図（ａ）のメインルーチ
ンに戻る。（STEP 15） そして前記メインルーチン移行後（STEP 20）CPUアク
セス要求信号P8が出されている場合は、第３図（ｃ）の
サブルーチン図に移行し、ここでCPUアクセス要求信号P
8とリフレッシュ要求信号P3′との競合の有無を判断
し、リフレッシュ要求信号P3′が出されていない場合
（STEP 21）は、CPUアクセス動作をＤ−RAM2a,2bとの間
で行う（STEP 22）とともに、CPUアクセス実行完了後第
３図（ａ）のメインルーチンに戻る。（STEP 25） 一方、前記両信号P8,P3′が競合した場合は、判定回
路18にてCPUアクセス要求をホールドした状態（STEP 2
2）で、リフレッシュ動作を完了させ（STEP 23）た後、
CPUアクセス動作を行う。（STEP 24） 第４図は前記リフレッシュ制御部10を用いたプリント
コントローラの回路構成を示すブロック図で、その構成
を簡単に説明すると、１は所定のプログラムにもとづい
てコントローラシステム全体を制御するCPU、２はＤ−R
AMメモリ領域2a,2bを二つに分割して構成された画像メ
モリ装置で、一方のメモリ領域2a又は2bでDMAアドレス
バス2Aを介してDMAアクセスが行われている間、他方の
領域をCPUアドレスバス1Aを介してCPU 1とアクセス可能
に構成している。これによりDMAコントローラ８により
前記メモリ領域2a,2bの一のメモリ領域2aとアクセスし
ている間、CPU 1が他のメモリ領域2bとアクセスする事
が出来、DMAアクセスとCPUアクセスを並行して行う事が
出来る。尚図中９は前記領域指定を行うゲート回路であ
る。
3a、3bは、CPUアドレスバス1A、DMAアドレスバス2A、
及びリフレッシュアドレスハス3Aと、前記一対のメモリ
領域2a,2bとを選択的に接続させる為のアドレスセレク
タである。
及びリフレッシュアドレスハス3Aと、前記一対のメモリ
領域2a,2bとを選択的に接続させる為のアドレスセレク
タである。
４はリフレッシュアドレスカウンタで、リフレッシュ
終了信号に基づいて順次アドレス更新されたアドレス信
号をバス3Aを介してアドレスセレクタ3a、3b側に入力さ
せている。５はDMAアドレスカウンタで、DMAコントロー
ラ８よりの信号に基づいて順次アドレス更新されたアド
レス信号をバス2Aを介してアドレスセレクタ3a、3b側に
入力させている。
終了信号に基づいて順次アドレス更新されたアドレス信
号をバス3Aを介してアドレスセレクタ3a、3b側に入力さ
せている。５はDMAアドレスカウンタで、DMAコントロー
ラ８よりの信号に基づいて順次アドレス更新されたアド
レス信号をバス2Aを介してアドレスセレクタ3a、3b側に
入力させている。
６はリフレッシュタイマで、CPU 1を介して所定周期
のリフレッシュ要求信号P3をリフレッシュ制御部10に送
信する。
のリフレッシュ要求信号P3をリフレッシュ制御部10に送
信する。
かかるコントローラ８によれば、切換回路７を介して
アドレスセレクタ3aを切り替えながら、DMAコントロー
ラ８により前記メモリ領域2a,2bに順次一ページ分の画
像データの書込みを行った後、該画像データをプリント
エンジン側の制御信号に基づいてシリアルに読出す訳で
あるが、一方のメモリ領域2aの読出しが終了した場合に
は、そのメモリ領域のアドレスセレクタ3aを切り替えて
CPU 1とアクセスする事が出来る。
アドレスセレクタ3aを切り替えながら、DMAコントロー
ラ８により前記メモリ領域2a,2bに順次一ページ分の画
像データの書込みを行った後、該画像データをプリント
エンジン側の制御信号に基づいてシリアルに読出す訳で
あるが、一方のメモリ領域2aの読出しが終了した場合に
は、そのメモリ領域のアドレスセレクタ3aを切り替えて
CPU 1とアクセスする事が出来る。
一方、リフレッシュ動作については、前記したように
DMAコントローラ８より出力されたDMA要求信号と、CPU
1を介してリフレッシュタイマ６よりのリフレッシュ要
求信号P3とを夫々リフレッシュ制御部10に送信し、該制
御部10内で前記両要求信号が競合しない場合はそのまま
切換回路７を介してアドレスセレクタ3a、3bに出力し、
又両要求信号が競合した場合は、DMAアクセス要求信号
を優先させつつ該DMAとメモリ領域2a,2bとのアクセス終
了と同時に前記したリフレッシュ用要求信号を切換回路
７を介してアドレスセレクタ3a、3bに夫々出力し、該信
号に基づいてDMAアドレスバス2A、及びリフレッシュア
ドレスバス3Aと対応するダイナミックメモリ領域2a,2b
とが選択的に接続され、所定のアクセス動作が行われ
る。
DMAコントローラ８より出力されたDMA要求信号と、CPU
1を介してリフレッシュタイマ６よりのリフレッシュ要
求信号P3とを夫々リフレッシュ制御部10に送信し、該制
御部10内で前記両要求信号が競合しない場合はそのまま
切換回路７を介してアドレスセレクタ3a、3bに出力し、
又両要求信号が競合した場合は、DMAアクセス要求信号
を優先させつつ該DMAとメモリ領域2a,2bとのアクセス終
了と同時に前記したリフレッシュ用要求信号を切換回路
７を介してアドレスセレクタ3a、3bに夫々出力し、該信
号に基づいてDMAアドレスバス2A、及びリフレッシュア
ドレスバス3Aと対応するダイナミックメモリ領域2a,2b
とが選択的に接続され、所定のアクセス動作が行われ
る。
一方、CPU 1よりのアクセス要求信号とリフレッシュ
要求信号P3とが競合した場合は、CPU 1内の判定回路又
は制御部10内の判定回路18にてリフレッシュ要求信号P3
を優先させつつ該リフレッシュ終了と同時にCPU 1より
アクセス要求信号をアドレスセレクタ3a、3bに出力し、
該信号に基づいてCPUアドレスバス1A及びリフレッシュ
アドレスバス3Aが対応するダイナミックメモリ領域2a,2
bと選択的に接続され、所定のアクセス動作が行われ
る。
要求信号P3とが競合した場合は、CPU 1内の判定回路又
は制御部10内の判定回路18にてリフレッシュ要求信号P3
を優先させつつ該リフレッシュ終了と同時にCPU 1より
アクセス要求信号をアドレスセレクタ3a、3bに出力し、
該信号に基づいてCPUアドレスバス1A及びリフレッシュ
アドレスバス3Aが対応するダイナミックメモリ領域2a,2
bと選択的に接続され、所定のアクセス動作が行われ
る。
「効果」 以上記載した如く本発明によれば、リフレッシュ動作
とCPU及びCPU以外のデバイスのアクセス要求信号とが競
合した場合に、いずれか一の動作を一律に選択するので
はなく、アクセス要求信号発振側のデバイスに合わせて
選択的に優先順位を決定し、これによりＤ−RAMのリフ
レッシュ動作、CPUのアクセス及びCPU以外のデバイスの
アクセス動作が最も好ましい時期に行い得、これにより
前記デバイスの処理能力が低下する事なく円滑にリフレ
ッシュ動作が行い得るとともに、自由度の少ないCPU以
外のデバイスにリフレッシュ処理を行う為の特別な遅延
その他の制御回路が不要になり、回路構成が簡単化す
る。
とCPU及びCPU以外のデバイスのアクセス要求信号とが競
合した場合に、いずれか一の動作を一律に選択するので
はなく、アクセス要求信号発振側のデバイスに合わせて
選択的に優先順位を決定し、これによりＤ−RAMのリフ
レッシュ動作、CPUのアクセス及びCPU以外のデバイスの
アクセス動作が最も好ましい時期に行い得、これにより
前記デバイスの処理能力が低下する事なく円滑にリフレ
ッシュ動作が行い得るとともに、自由度の少ないCPU以
外のデバイスにリフレッシュ処理を行う為の特別な遅延
その他の制御回路が不要になり、回路構成が簡単化す
る。
又請求項３）においては、前記デバイスのアクセス動
作中、競合したリフレッシュ要求信号をホールドしてお
き、前記デバイスのアクセス動作終了と同時にリフレッ
シュ動作を行なうようにした為に、CPU側で前記アクセ
スが終了した事を判断する事なく而もリフレッシュ要求
信号を再度発信させる必要もなく、これにより一層の回
路構成の簡単化とCPUの負担軽減につながる。
作中、競合したリフレッシュ要求信号をホールドしてお
き、前記デバイスのアクセス動作終了と同時にリフレッ
シュ動作を行なうようにした為に、CPU側で前記アクセ
スが終了した事を判断する事なく而もリフレッシュ要求
信号を再度発信させる必要もなく、これにより一層の回
路構成の簡単化とCPUの負担軽減につながる。
更に請求項２）においては、切換可能な複数のメモリ
領域を有するＤ−RAMメモリ装置を用い、CPUとCPU以外
のデバイスのアクセス要求信号を並行して送信するよう
にした為に、一層の高速化処理が可能となる。
領域を有するＤ−RAMメモリ装置を用い、CPUとCPU以外
のデバイスのアクセス要求信号を並行して送信するよう
にした為に、一層の高速化処理が可能となる。
等の種々の著効を有す。
第１図は本発明の実施例に係るリフレッシュ制御部の回
路構成を示すブロック図、第２図及び第３図（ａ）
（ｂ）（ｃ）はその作用を示すタイムチャート図とフロ
ーチャート図である。第４図は前記リフレッシュ制御部
を用いたプリントコントローラの回路構成を示すブロッ
ク図である。
路構成を示すブロック図、第２図及び第３図（ａ）
（ｂ）（ｃ）はその作用を示すタイムチャート図とフロ
ーチャート図である。第４図は前記リフレッシュ制御部
を用いたプリントコントローラの回路構成を示すブロッ
ク図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−151894（ＪＰ，Ａ) 特開 昭61−122994（ＪＰ，Ａ) 特開 昭58−29197（ＪＰ，Ａ) 特開 平１−276488（ＪＰ，Ａ)
Claims (1)
- 【請求項１】リフレッシュ要求信号と、CPU及びCPU以外
のデバイスのアクセス要求信号とが夫々非同期に発振さ
れている装置におけるＤ−RAMのリフレッシュ制御方式
において、 ダイレクトメモリアクセス要求のパルス幅とリフレッシ
ュ動作信号のパルス幅との和にほぼ等しいパルス幅を周
期的に生成するリフレッシュ禁止パルス発生回路を設
け、前記デバイスのアクセス要求信号とリフレッシュ要
求信号が競合した場合には、前記発生回路より出力され
た信号に基づいてダイレクトメモリアクセス中前記リフ
レッシュ要求信号をホールドしておき前記ダイレクトメ
モリアクセス終了後自動的にリフレッシュ動作を行なう
ようにし、 一方前記CPUのアクセス要求信号とリフレッシュ要求信
号が競合した場合には前記リフレッシュ動作を優先して
実行するようにした事を特徴とするリフレッシュ制御方
式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119168A JP2691560B2 (ja) | 1988-05-18 | 1988-05-18 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119168A JP2691560B2 (ja) | 1988-05-18 | 1988-05-18 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290192A JPH01290192A (ja) | 1989-11-22 |
| JP2691560B2 true JP2691560B2 (ja) | 1997-12-17 |
Family
ID=14754594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119168A Expired - Fee Related JP2691560B2 (ja) | 1988-05-18 | 1988-05-18 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691560B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345165A (ja) * | 1997-12-05 | 1999-12-14 | Texas Instr Inc <Ti> | アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556952A (en) * | 1981-08-12 | 1985-12-03 | International Business Machines Corporation | Refresh circuit for dynamic memory of a data processor employing a direct memory access controller |
| JPS60151894A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Ltd | ダイナミツクｒａｍのリフレツシユ回路 |
| JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1988
- 1988-05-18 JP JP63119168A patent/JP2691560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01290192A (ja) | 1989-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |