JPH11110363A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH11110363A JPH11110363A JP9266127A JP26612797A JPH11110363A JP H11110363 A JPH11110363 A JP H11110363A JP 9266127 A JP9266127 A JP 9266127A JP 26612797 A JP26612797 A JP 26612797A JP H11110363 A JPH11110363 A JP H11110363A
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Abstract
(57)【要約】
【課題】 特定のＣＰＵの稼働率が低くなって動作クロ
ック周波数が低くなった場合でも、共有メモリアクセス
の場合は一定の周波数のクロックに切り替えることによ
り、共有メモリアクセスの競合時の待ち時間を最小にし
て、システムの処理性能を低下させずに低消費電力化が
可能なマルチプロセッサシステムを提供する。 【解決手段】 クロック切替回路５ａは、プロセッサ１
ａの動作クロック周波数を指定する分周比設定レジスタ
１１と、分周回路１４と、分周比設定レジスタ１１の設
定内容に従って分周回路１４の出力クロックを選択する
第１のクロック選択回路１２と、共有メモリアクセス検
出信号によりクロック切替タイミングを発生するクロッ
ク選択信号発生回路１５と、クロック選択信号ＣＬＫＳ
ＥＬにより分周回路１４出力と第１のクロック選択回路
１２出力を選択してプロセッサ１ａの動作クロックとし
て供給する第２のクロック選択回路１３とを含む。
ック周波数が低くなった場合でも、共有メモリアクセス
の場合は一定の周波数のクロックに切り替えることによ
り、共有メモリアクセスの競合時の待ち時間を最小にし
て、システムの処理性能を低下させずに低消費電力化が
可能なマルチプロセッサシステムを提供する。 【解決手段】 クロック切替回路５ａは、プロセッサ１
ａの動作クロック周波数を指定する分周比設定レジスタ
１１と、分周回路１４と、分周比設定レジスタ１１の設
定内容に従って分周回路１４の出力クロックを選択する
第１のクロック選択回路１２と、共有メモリアクセス検
出信号によりクロック切替タイミングを発生するクロッ
ク選択信号発生回路１５と、クロック選択信号ＣＬＫＳ
ＥＬにより分周回路１４出力と第１のクロック選択回路
１２出力を選択してプロセッサ１ａの動作クロックとし
て供給する第２のクロック選択回路１３とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、共有メモリ型マル
チプロセッサシステムに関し、特に各プロセッサの共有
メモリアクセス時のクロックの切替制御に関する。
チプロセッサシステムに関し、特に各プロセッサの共有
メモリアクセス時のクロックの切替制御に関する。
【０００２】
【従来の技術】従来、マルチプロセッサシステムにおけ
る低消費電力化の技術として、各プロセッサの稼働率に
応じて、稼働率の低いプロセッサへの供給クロックの周
波数を低くして、システム全体の消費電力を低減させる
技術が知られている。特開平５−２８１１６号公報に開
示されている技術では、各プロセッサの共有メモリへの
アクセス要求の採用数を所定時間単位でカウントし、そ
のカウント値に応じて各プロセッサに供給するクロック
の周期を可変にして、システム全体の低消費電力を図っ
ている。
る低消費電力化の技術として、各プロセッサの稼働率に
応じて、稼働率の低いプロセッサへの供給クロックの周
波数を低くして、システム全体の消費電力を低減させる
技術が知られている。特開平５−２８１１６号公報に開
示されている技術では、各プロセッサの共有メモリへの
アクセス要求の採用数を所定時間単位でカウントし、そ
のカウント値に応じて各プロセッサに供給するクロック
の周期を可変にして、システム全体の低消費電力を図っ
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、稼働率の低いプロセッサの動作速度を遅く
して消費電力の低減を図る効果はあるが、動作速度を遅
くしたことによって、上記プロセッサのバスアクセス時
間も遅くなるため、上記稼働率の低いプロセッサが共有
メモリをアクセスしている時に、他のプロセッサからの
共有メモリアクセス要求が競合したときの待ち時間が大
きくなって、システムの処理性能が低下するという問題
があった。
来技術では、稼働率の低いプロセッサの動作速度を遅く
して消費電力の低減を図る効果はあるが、動作速度を遅
くしたことによって、上記プロセッサのバスアクセス時
間も遅くなるため、上記稼働率の低いプロセッサが共有
メモリをアクセスしている時に、他のプロセッサからの
共有メモリアクセス要求が競合したときの待ち時間が大
きくなって、システムの処理性能が低下するという問題
があった。
【０００４】
【課題を解決するための手段】請求項１に記載の本発明
のマルチプロセッサシステムは、上記課題を解決するた
めに、複数のプロセッサと、上記複数のプロセッサの動
作周波数を設定するレジスタ手段と、上記レジスタ手段
の設定内容に従って、上記プロセッサの動作クロック周
波数を変更する第１のクロック切替手段と、上記プロセ
ッサからの共有メモリアクセスを検出する共有メモリア
クセス検出手段と、上記共有メモリアクセスの検出によ
り、上記プロセッサの動作クロック周波数を、一時的に
切替える第２のクロック切替手段を備えることを特徴と
する。
のマルチプロセッサシステムは、上記課題を解決するた
めに、複数のプロセッサと、上記複数のプロセッサの動
作周波数を設定するレジスタ手段と、上記レジスタ手段
の設定内容に従って、上記プロセッサの動作クロック周
波数を変更する第１のクロック切替手段と、上記プロセ
ッサからの共有メモリアクセスを検出する共有メモリア
クセス検出手段と、上記共有メモリアクセスの検出によ
り、上記プロセッサの動作クロック周波数を、一時的に
切替える第２のクロック切替手段を備えることを特徴と
する。
【０００５】請求項２に記載の本発明のマルチプロセッ
サシステムは、上記課題を解決するために、複数のプロ
セッサと、上記複数のプロセッサの動作周波数を設定す
るレジスタ手段と、上記レジスタ手段の設定内容に従っ
て、上記プロセッサの動作クロック周波数を変更する第
１のクロック切替手段と、上記プロセッサの共有メモリ
アクセスの競合を検出する共有メモリアクセス競合検出
手段と、上記共有メモリアクセス競合の検出により、上
記プロセッサの動作クロック周波数を、一時的に切替え
る第２のクロック切替手段を備えることを特徴とする。
サシステムは、上記課題を解決するために、複数のプロ
セッサと、上記複数のプロセッサの動作周波数を設定す
るレジスタ手段と、上記レジスタ手段の設定内容に従っ
て、上記プロセッサの動作クロック周波数を変更する第
１のクロック切替手段と、上記プロセッサの共有メモリ
アクセスの競合を検出する共有メモリアクセス競合検出
手段と、上記共有メモリアクセス競合の検出により、上
記プロセッサの動作クロック周波数を、一時的に切替え
る第２のクロック切替手段を備えることを特徴とする。
【０００６】そのため、動作速度が遅くなった場合で
も、共有メモリのアクセスは一定時間で行われるため、
稼働率の低いプロセッサの動作クロックを遅くした場合
でも、他のプロセッサの動作に影響を与えることがな
く、システムの低消費電力化を図りつつ、システムの処
理性能を損なうことのないマルチプロセッサシステムを
実現する。
も、共有メモリのアクセスは一定時間で行われるため、
稼働率の低いプロセッサの動作クロックを遅くした場合
でも、他のプロセッサの動作に影響を与えることがな
く、システムの低消費電力化を図りつつ、システムの処
理性能を損なうことのないマルチプロセッサシステムを
実現する。
【０００７】
【発明の実施の形態】以下、図面に基づいて、本発明の
マルチプロセッサシステムの実施形態を詳細に説明す
る。
マルチプロセッサシステムの実施形態を詳細に説明す
る。
【０００８】［実施形態１］図１は、本発明のマルチプ
ロセッサシステムの実施形態１を示すブロック図、図２
は、図１に示すクロック切替回路の構成図である。図
３、図４及び、図５は、上記クロック切替回路の分周回
路に、それぞれ１／２、１／４、１／８の分周比が設定
された場合の動作を説明するためのタイムチャートであ
る。本発明は、プロセッサ１ａと１ｂの２つのプロセッ
サで構成されるマルチプロセッサシステムである。上記
プロセッサ１ａは、バス制御回路２ａの制御の元に、共
通バス８経由で共有メモリ７のアクセスが可能である。
ロセッサシステムの実施形態１を示すブロック図、図２
は、図１に示すクロック切替回路の構成図である。図
３、図４及び、図５は、上記クロック切替回路の分周回
路に、それぞれ１／２、１／４、１／８の分周比が設定
された場合の動作を説明するためのタイムチャートであ
る。本発明は、プロセッサ１ａと１ｂの２つのプロセッ
サで構成されるマルチプロセッサシステムである。上記
プロセッサ１ａは、バス制御回路２ａの制御の元に、共
通バス８経由で共有メモリ７のアクセスが可能である。
【０００９】上記プロセッサ１ａの動作クロックである
ＣＰＵＣＬＫは、クロック発振器６の出力である基準ク
ロックＢＣＬＫが、クロック切替回路３ａ内の分周回路
１４によって分周され、分周比設定レジスタ１１に設定
された値によって、１／１、１／２、４／１、１／８の
いずれかの分周比で、プロセッサ１ａに入力される。
又、上記ＣPＵＣＬＫは、ローカルメモリ４ａや共有メ
モリ７のアクセス時のローカルバス５ａおよび共有バス
８のバスクロックでもある。
ＣＰＵＣＬＫは、クロック発振器６の出力である基準ク
ロックＢＣＬＫが、クロック切替回路３ａ内の分周回路
１４によって分周され、分周比設定レジスタ１１に設定
された値によって、１／１、１／２、４／１、１／８の
いずれかの分周比で、プロセッサ１ａに入力される。
又、上記ＣPＵＣＬＫは、ローカルメモリ４ａや共有メ
モリ７のアクセス時のローカルバス５ａおよび共有バス
８のバスクロックでもある。
【００１０】分周比設定レジスタ１１は、プロセッサ１
ａのローカルバス５ａに接続されており、プロセッサ１
ａが自由に動作クロック周波数を設定可能である。通常
状態では、プロセッサ１ａは、分周比１／１の最高速度
で動作しているが、特に最高速度で動作する必要がない
場合、分周比設定レジスタ１１の設定値を書き替えるこ
とによって、動作速度を低速状態にしてシステムの消費
電力を押さえるようにする。ここで、１／２の分周比が
設定されたとすると、プロセッサ１ａの動作速度は通常
状態の１／２になる。当然、この状態でもプロセッサと
しての動作は行っており、他プロセッサとの通信などを
行うときには共有メモリ７のアクセスが発生する。ここ
で、１／２の分周比が設定された場合の動作を、図３の
タイムチャートに基づいて説明する。
ａのローカルバス５ａに接続されており、プロセッサ１
ａが自由に動作クロック周波数を設定可能である。通常
状態では、プロセッサ１ａは、分周比１／１の最高速度
で動作しているが、特に最高速度で動作する必要がない
場合、分周比設定レジスタ１１の設定値を書き替えるこ
とによって、動作速度を低速状態にしてシステムの消費
電力を押さえるようにする。ここで、１／２の分周比が
設定されたとすると、プロセッサ１ａの動作速度は通常
状態の１／２になる。当然、この状態でもプロセッサと
しての動作は行っており、他プロセッサとの通信などを
行うときには共有メモリ７のアクセスが発生する。ここ
で、１／２の分周比が設定された場合の動作を、図３の
タイムチャートに基づいて説明する。
【００１１】クロック発振器６の発振周波数が４０ＭＨ
ｚとすると、４０ＭＨｚのＢＣＬＫ信号は、分周回路１
４により、１／１、１／２、１／４、１／８の分周比に
て、それぞれのクロック信号（１／１ＢＣＬＫ、１／２
ＢＣＬＫ，１／４ＢＣＬＫ、１／８ＢＣＬＫ）となる。
分周比設定レジスタ１１には“１”が設定され、分周比
１／２が指定されたとすると、クロック選択回路１２に
おいて１／２ＢＣＬＫが選択され、選択回路１３を経由
して、プロセッサ１ａの動作クロックＣＰＵＣＬＫとな
る。選択回路１３では、通常状態ではＣＬＫＳＥＬ信号
はネガティブ“０”であり、クロック選択回路１２出力
である１／２ＢＣＬＫが選択される。又、後で説明する
が、共有メモリアクセス時にはＣＬＫＳＥＬ信号がアク
ティブ“１”となり、１／１ＢＣＬＫが選択される。表
１に、分周比設定レジスタ１４の設定値と供給されるＣ
ＰＵＣＬＫの関係を示す。
ｚとすると、４０ＭＨｚのＢＣＬＫ信号は、分周回路１
４により、１／１、１／２、１／４、１／８の分周比に
て、それぞれのクロック信号（１／１ＢＣＬＫ、１／２
ＢＣＬＫ，１／４ＢＣＬＫ、１／８ＢＣＬＫ）となる。
分周比設定レジスタ１１には“１”が設定され、分周比
１／２が指定されたとすると、クロック選択回路１２に
おいて１／２ＢＣＬＫが選択され、選択回路１３を経由
して、プロセッサ１ａの動作クロックＣＰＵＣＬＫとな
る。選択回路１３では、通常状態ではＣＬＫＳＥＬ信号
はネガティブ“０”であり、クロック選択回路１２出力
である１／２ＢＣＬＫが選択される。又、後で説明する
が、共有メモリアクセス時にはＣＬＫＳＥＬ信号がアク
ティブ“１”となり、１／１ＢＣＬＫが選択される。表
１に、分周比設定レジスタ１４の設定値と供給されるＣ
ＰＵＣＬＫの関係を示す。
【００１２】
【表１】
【００１３】通常のＣＰＵ内部動作時やローカルメモリ
４ａのアクセス時においては、ＣＰＵＣＬＫは、分周比
設定レジスタ１１に設定された分周比に従って１／２Ｂ
ＣＬＫが選択される。本実施形態１のプロセッサ１ａに
おいては、基準バスサイクルは、ＣＰＵＣＬＫの４クロ
ックサイクルＴ１，Ｔ２，Ｔ３，Ｔ４で実行される。プ
ロセッサ１ａがローカルメモリ４ａのアクセスを行う
と、時刻ｔ１のタイミングでローカルメモリアドレスを
指定するアドレス情報Ａ１５−０と共に、アクセス開始
を示すＡＥＮ（アドレスイネーブル）信号がアクテイブ
となる。その後、Ｔ１，Ｔ２，Ｔ３の３クロックサイク
ル後、Ｔ４サイクルにてＡＥＮ信号がネゲートされ、ロ
ーカルメモリ４ａのアクセスが終了する。
４ａのアクセス時においては、ＣＰＵＣＬＫは、分周比
設定レジスタ１１に設定された分周比に従って１／２Ｂ
ＣＬＫが選択される。本実施形態１のプロセッサ１ａに
おいては、基準バスサイクルは、ＣＰＵＣＬＫの４クロ
ックサイクルＴ１，Ｔ２，Ｔ３，Ｔ４で実行される。プ
ロセッサ１ａがローカルメモリ４ａのアクセスを行う
と、時刻ｔ１のタイミングでローカルメモリアドレスを
指定するアドレス情報Ａ１５−０と共に、アクセス開始
を示すＡＥＮ（アドレスイネーブル）信号がアクテイブ
となる。その後、Ｔ１，Ｔ２，Ｔ３の３クロックサイク
ル後、Ｔ４サイクルにてＡＥＮ信号がネゲートされ、ロ
ーカルメモリ４ａのアクセスが終了する。
【００１４】図３のタイムチャートには図示しないが、
アクセスの種類により、プロセッサ１ａはＲＥＡＤであ
れば、Ｔ４サイクルにてローカルバス５ａ上に送出され
たローカルメモリ４ａからのデータを内部に取込み、Ｗ
ＲＩＴＥであればＴ１サイクルにて書込みデータをロー
カルバス５ａに出力する。このようにして、ローカルメ
モリ４ａのアクセスは、２００ｎｓ（４×ＣＰＵＣＬＫ
＝４×１／２ＢＣＬＫ）のアクセスタイムで行われる。
アクセスの種類により、プロセッサ１ａはＲＥＡＤであ
れば、Ｔ４サイクルにてローカルバス５ａ上に送出され
たローカルメモリ４ａからのデータを内部に取込み、Ｗ
ＲＩＴＥであればＴ１サイクルにて書込みデータをロー
カルバス５ａに出力する。このようにして、ローカルメ
モリ４ａのアクセスは、２００ｎｓ（４×ＣＰＵＣＬＫ
＝４×１／２ＢＣＬＫ）のアクセスタイムで行われる。
【００１５】プロセッサ１ａが、共有メモリ７のアクセ
スを行う場合、時刻ｔ３のタイミングにて、ローカルバ
ス５ａに共有メモリ７のアドレス情報とアクセスの開始
を示すＡＥＮ信号を送出する。バス制御回路２ａは、上
記アクセス開始を検出すると共通バス８のバスアクセス
権を獲得した後、共通バス８を経由して共有メモリ７の
アクセスを行う（図３においては、説明を簡略化するた
め、上記共通バス８のバスアクセス権の獲得に要する時
間を省いてあり、共通バス８が他プロセッサから使用さ
れていない限り、ローカルメモリアクセスと同じクロッ
クサイクルでアクセス可能なものとしている。）。
スを行う場合、時刻ｔ３のタイミングにて、ローカルバ
ス５ａに共有メモリ７のアドレス情報とアクセスの開始
を示すＡＥＮ信号を送出する。バス制御回路２ａは、上
記アクセス開始を検出すると共通バス８のバスアクセス
権を獲得した後、共通バス８を経由して共有メモリ７の
アクセスを行う（図３においては、説明を簡略化するた
め、上記共通バス８のバスアクセス権の獲得に要する時
間を省いてあり、共通バス８が他プロセッサから使用さ
れていない限り、ローカルメモリアクセスと同じクロッ
クサイクルでアクセス可能なものとしている。）。
【００１６】このとき、バス制御回路２ａは、同一タイ
ミング時刻ｔ３にて、アドレス情報とＡＥＮ信号から共
有メモリ７のアクセスであることを検出し、共有メモリ
アクセス検出信号ＣＭＳＥＬをクロック切替回路３ａに
送出する。クロック切替回路３ａでは、上記ＣＭＳＥＬ
信号からクロック選択信号発生回路１５にて、１／２Ｂ
ＣＬＫの立ち下がりタイミングである時刻ｔ４にてクロ
ック選択信号ＣＬＫＳＥＬがアクテイブとなり、選択回
路１３にて１／１ＢＣＬＫ信号が選択されて、クロック
サイクルＴ２，Ｔ３のＣＰＵＣＬＫとなる。その後、Ｔ
４サイクルのＢＣＬＫ立上がりタイミングである時刻ｔ
５にてＣＬＫＳＥＬがネゲートされ、ＣＰＵＣＬＫには
１／２ＢＣＬＫが選択される。
ミング時刻ｔ３にて、アドレス情報とＡＥＮ信号から共
有メモリ７のアクセスであることを検出し、共有メモリ
アクセス検出信号ＣＭＳＥＬをクロック切替回路３ａに
送出する。クロック切替回路３ａでは、上記ＣＭＳＥＬ
信号からクロック選択信号発生回路１５にて、１／２Ｂ
ＣＬＫの立ち下がりタイミングである時刻ｔ４にてクロ
ック選択信号ＣＬＫＳＥＬがアクテイブとなり、選択回
路１３にて１／１ＢＣＬＫ信号が選択されて、クロック
サイクルＴ２，Ｔ３のＣＰＵＣＬＫとなる。その後、Ｔ
４サイクルのＢＣＬＫ立上がりタイミングである時刻ｔ
５にてＣＬＫＳＥＬがネゲートされ、ＣＰＵＣＬＫには
１／２ＢＣＬＫが選択される。
【００１７】その後、プロセッサ１ａは、Ｔ４サイクル
の時刻ｔ６のタイミングにて、ＡＥＮ信号をネゲートし
て共有メモリ７のアクセスを終了する。このようにし
て、共有メモリ７のアクセスは、１５０ｎｓ（４×ＣＰ
ＵＣＬＫ＝２×１／２ＢＣＬＫ＋２×１／１ＢＣＬＫ）
のアクセスタイムで行われる。
の時刻ｔ６のタイミングにて、ＡＥＮ信号をネゲートし
て共有メモリ７のアクセスを終了する。このようにし
て、共有メモリ７のアクセスは、１５０ｎｓ（４×ＣＰ
ＵＣＬＫ＝２×１／２ＢＣＬＫ＋２×１／１ＢＣＬＫ）
のアクセスタイムで行われる。
【００１８】同様にして、分周比設定レジスタ１１によ
って、１／４、１／８分周が指定された場合でも、共有
メモリ７アクセス信号ＣＭＳＥＬからクロック選択信号
ＣＬＫＳＥＬが作成され、ＣＬＫＳＥＬがアクティブの
間は、１／１ＢＣＬＫに切替えて動作を行う。これらの
動作のタイムチャートは、それぞれ図４、図５に示す。
って、１／４、１／８分周が指定された場合でも、共有
メモリ７アクセス信号ＣＭＳＥＬからクロック選択信号
ＣＬＫＳＥＬが作成され、ＣＬＫＳＥＬがアクティブの
間は、１／１ＢＣＬＫに切替えて動作を行う。これらの
動作のタイムチャートは、それぞれ図４、図５に示す。
【００１９】下記の表２に各分周比における、通常のロ
ーカルメモリアクセスと共有メモリアクセス時のアクセ
スタイムを示す。
ーカルメモリアクセスと共有メモリアクセス時のアクセ
スタイムを示す。
【００２０】
【表２】
【００２１】このようにして、プロセッサ１ａが、低消
費電力モードである低速クロックでの動作中であって
も、共有メモリ７のアクセス時のみ高速クロックに切替
えて動作を行うので、他のプロセッサとの間で、共有メ
モリアクセスが競合した場合でも、待ち時間を最小にす
ることができる。又、クロック切替回路２ｂの動作も上
記クロック切替回路２ａの動作と同様であり、プロセッ
サ１ｂについても、プロセッサ１ｂが、低速クロックで
の低消費電力モードでの動作中であっても、共有メモリ
のアクセス時には高速クロックでの動作を行い、アクセ
ス競合時の待ち時間が最小になる。
費電力モードである低速クロックでの動作中であって
も、共有メモリ７のアクセス時のみ高速クロックに切替
えて動作を行うので、他のプロセッサとの間で、共有メ
モリアクセスが競合した場合でも、待ち時間を最小にす
ることができる。又、クロック切替回路２ｂの動作も上
記クロック切替回路２ａの動作と同様であり、プロセッ
サ１ｂについても、プロセッサ１ｂが、低速クロックで
の低消費電力モードでの動作中であっても、共有メモリ
のアクセス時には高速クロックでの動作を行い、アクセ
ス競合時の待ち時間が最小になる。
【００２２】［実施形態２］図６は、本発明のマルチプ
ロセッサシステムの実施形態２のブロック図、図７は、
実施形態２の動作を説明するためのタイムチャートであ
る。本発明の実施形態２は、上記実施形態１と基本構成
は同じであるが、新たに競合状態判定回路９を備えたも
のである。又、クロック切替回路５ａは、実施形態１の
説明に使用した図２と同じである。
ロセッサシステムの実施形態２のブロック図、図７は、
実施形態２の動作を説明するためのタイムチャートであ
る。本発明の実施形態２は、上記実施形態１と基本構成
は同じであるが、新たに競合状態判定回路９を備えたも
のである。又、クロック切替回路５ａは、実施形態１の
説明に使用した図２と同じである。
【００２３】プロセッサ１ａの動作クロック切り替え方
法は、上記実施形態１と同じであり、分周比設定レジス
タ１１に設定された値によって動作クロックが切り替え
られ、プロセッサの処理能力がそれほど必要とされない
場合には、低速クロックによる動作が指定され、低消費
電力モードとなる。
法は、上記実施形態１と同じであり、分周比設定レジス
タ１１に設定された値によって動作クロックが切り替え
られ、プロセッサの処理能力がそれほど必要とされない
場合には、低速クロックによる動作が指定され、低消費
電力モードとなる。
【００２４】実施形態１においては、共有メモリアクセ
スが発生するとその都度、高速のクロックに切り替え
て、そのアクセスが終了するまで一時的に低消費電力モ
ードを解除していた。しかしながら、最近の低消費電力
化技術では、プロセッサの動作クロックを低速にするだ
けでなく、プロセッサの動作を停止させて、さらに低消
費電力化を図る場合もあり、このような場合、マルチプ
ロセッサシステムを考えてみると、１つのプロセッサだ
けを低速クロックで動作させ、その他のプロセッサを停
止状態にするようなことが考えられる。
スが発生するとその都度、高速のクロックに切り替え
て、そのアクセスが終了するまで一時的に低消費電力モ
ードを解除していた。しかしながら、最近の低消費電力
化技術では、プロセッサの動作クロックを低速にするだ
けでなく、プロセッサの動作を停止させて、さらに低消
費電力化を図る場合もあり、このような場合、マルチプ
ロセッサシステムを考えてみると、１つのプロセッサだ
けを低速クロックで動作させ、その他のプロセッサを停
止状態にするようなことが考えられる。
【００２５】実施形態１では、このような場合、共有メ
モリ７のアクセスの競合が発生しないにも関わらず、共
有メモリ７アクセス時には、すべて高速クロックの動作
になるため無駄な電力を消費する可能性がある。そこ
で、競合検出回路９ａ，９ｂを設けて、共有メモリ７の
アクセスの競合状態を監視し、アクセス競合が発生した
ときだけ、低速状態のクロックを高速に切替えるように
したのが、本実施形態２の発明である。
モリ７のアクセスの競合が発生しないにも関わらず、共
有メモリ７アクセス時には、すべて高速クロックの動作
になるため無駄な電力を消費する可能性がある。そこ
で、競合検出回路９ａ，９ｂを設けて、共有メモリ７の
アクセスの競合状態を監視し、アクセス競合が発生した
ときだけ、低速状態のクロックを高速に切替えるように
したのが、本実施形態２の発明である。
【００２６】競合状態判定回路９ａは、共通バス８に接
続され、バス上のアドレス信号及びアクセス要求信号を
監視し、自プロセッサが共有メモリアクセス中に、他の
プロセッサから共有メモリのアクセス要求が発生したと
き、競合検出信号ＣＯＮＦをアクティブ“１”にして、
ＡＮＤ回路１０１ａを有効にして、バス制御回路２ａか
らの共有メモリ選択信号ＣＭＳＥＬのクロック切替回路
３ａへの入力を禁止するものである。分周比１／２が指
定された場合の動作を図５に従って説明する。バスサイ
クルにおける、ローカルメモリ４ａのアクセス時の動
作は、実施形態１と同様である。バスサイクルにおい
て、プロセッサ１ａは共有メモリ７のアクセスを行う
が、この時、時刻ｔ１のタイミングにて、同時にプロセ
ッサ１ｂからも共有メモリ７のアクセス要求が発生して
いる、この２つのプロセッサからの共有メモリ７のアク
セス要求は、アクセス調停回路（図示せず）によって、
所定の優先順位にしたがってアクセス権の調停が行われ
る。ここでは、プロセッサ１ａがアクセス権を獲得し、
プロセッサ１ｂはアクセスが待たされる。
続され、バス上のアドレス信号及びアクセス要求信号を
監視し、自プロセッサが共有メモリアクセス中に、他の
プロセッサから共有メモリのアクセス要求が発生したと
き、競合検出信号ＣＯＮＦをアクティブ“１”にして、
ＡＮＤ回路１０１ａを有効にして、バス制御回路２ａか
らの共有メモリ選択信号ＣＭＳＥＬのクロック切替回路
３ａへの入力を禁止するものである。分周比１／２が指
定された場合の動作を図５に従って説明する。バスサイ
クルにおける、ローカルメモリ４ａのアクセス時の動
作は、実施形態１と同様である。バスサイクルにおい
て、プロセッサ１ａは共有メモリ７のアクセスを行う
が、この時、時刻ｔ１のタイミングにて、同時にプロセ
ッサ１ｂからも共有メモリ７のアクセス要求が発生して
いる、この２つのプロセッサからの共有メモリ７のアク
セス要求は、アクセス調停回路（図示せず）によって、
所定の優先順位にしたがってアクセス権の調停が行われ
る。ここでは、プロセッサ１ａがアクセス権を獲得し、
プロセッサ１ｂはアクセスが待たされる。
【００２７】本実施形態２においても、説明の簡略化の
ため、バスアクセス権獲得に要する時間は省いてあり、
ローカルメモリアクセスと同じクロックサイクル数でア
クセス可能になっている。時刻ｔ１のタイミングにて、
共有メモリアクセス検出信号ＣＭＳＥＬＡがアクテイブ
になると同時に、競合検出回路９ａにてプロセッサ１ｂ
からの共有メモリアクセス要求が検出され、ＣＯＮＦ信
号がアクティブになる。
ため、バスアクセス権獲得に要する時間は省いてあり、
ローカルメモリアクセスと同じクロックサイクル数でア
クセス可能になっている。時刻ｔ１のタイミングにて、
共有メモリアクセス検出信号ＣＭＳＥＬＡがアクテイブ
になると同時に、競合検出回路９ａにてプロセッサ１ｂ
からの共有メモリアクセス要求が検出され、ＣＯＮＦ信
号がアクティブになる。
【００２８】ＣＭＳＥＬＡ信号は、ＣＯＮＦ信号がアク
ティブになると、ＡＮＤ回路１０１ａの条件がとれるの
で、ＣＭＳＥＬ信号となってクロック切替回路３ａに入
力される。クロック切替回路３ａでは、実施形態１と同
様の動作で、クロック選択信号発生回路１５により、１
／２ＢＣＬＫの立ち下がりタイミングである時刻ｔ２に
てクロック選択信号ＣＬＫＳＥＬがアクティブとなり、
選択回路１３にて１／１ＢＣＬＫ信号が選択されて、ク
ロックサイクルＴ２，Ｔ３のＣＰＵＣＬＫとなる。その
後、Ｔ４サイクルのＢＣＬＫ立ち上がりタイミングであ
る時刻ｔ３にてＣＬＫＳＥＬがネゲートされ，ＣＰＵＣ
ＬＫには１／２ＢＣＬＫが選択される。
ティブになると、ＡＮＤ回路１０１ａの条件がとれるの
で、ＣＭＳＥＬ信号となってクロック切替回路３ａに入
力される。クロック切替回路３ａでは、実施形態１と同
様の動作で、クロック選択信号発生回路１５により、１
／２ＢＣＬＫの立ち下がりタイミングである時刻ｔ２に
てクロック選択信号ＣＬＫＳＥＬがアクティブとなり、
選択回路１３にて１／１ＢＣＬＫ信号が選択されて、ク
ロックサイクルＴ２，Ｔ３のＣＰＵＣＬＫとなる。その
後、Ｔ４サイクルのＢＣＬＫ立ち上がりタイミングであ
る時刻ｔ３にてＣＬＫＳＥＬがネゲートされ，ＣＰＵＣ
ＬＫには１／２ＢＣＬＫが選択される。
【００２９】このようにして、共有メモリ７アクセスが
競合した場合には、実施形態１の場合と同様に、高速ク
ロックへの切替を行って、共有メモリ７のアクセスが行
われる。
競合した場合には、実施形態１の場合と同様に、高速ク
ロックへの切替を行って、共有メモリ７のアクセスが行
われる。
【００３０】プロセッサ１ａの共有メモリアクセス終了
後、時刻ｔ４からｔ５の間にプロセサ１ｂの共有メモリ
７アクセスが行われ、時刻ｔ５のタイミングでＣＯＮＦ
がネゲートされる。次に、時刻ｔ６において、再びプロ
セッサ１ａが共有メモリアクセスを行うと、この時、プ
ロセッサ１ｂからは共有メモリ７のアクセス要求が発生
していないので、競合検出回路９ａは、ＣＯＮＦ信号を
ネゲートしたままである。そのため、ＡＮＤ回路１０１
ａは禁止状態になり、クロック切替回路にＣＭＳＥＬ信
号が供給されず、ＣＬＫＳＥＬ信号もネゲートされたま
であり、選択回路１３は、Ｔ１からＴ４クロックサイク
ルの間、１／２ＢＣＬＫ信号をＣＰＵＣＬＫとしてプロ
セサ１ａに供給する。共有メモリ７のアクセスが競合し
ていないときには、分周比設定レジスタ１１にて指定さ
れた分周比のクロックを変更することなく、共有メモリ
７のアクセスがおこなわれる。
後、時刻ｔ４からｔ５の間にプロセサ１ｂの共有メモリ
７アクセスが行われ、時刻ｔ５のタイミングでＣＯＮＦ
がネゲートされる。次に、時刻ｔ６において、再びプロ
セッサ１ａが共有メモリアクセスを行うと、この時、プ
ロセッサ１ｂからは共有メモリ７のアクセス要求が発生
していないので、競合検出回路９ａは、ＣＯＮＦ信号を
ネゲートしたままである。そのため、ＡＮＤ回路１０１
ａは禁止状態になり、クロック切替回路にＣＭＳＥＬ信
号が供給されず、ＣＬＫＳＥＬ信号もネゲートされたま
であり、選択回路１３は、Ｔ１からＴ４クロックサイク
ルの間、１／２ＢＣＬＫ信号をＣＰＵＣＬＫとしてプロ
セサ１ａに供給する。共有メモリ７のアクセスが競合し
ていないときには、分周比設定レジスタ１１にて指定さ
れた分周比のクロックを変更することなく、共有メモリ
７のアクセスがおこなわれる。
【００３１】このようにして、低速クロックの動作時
に、共有メモリのアクセス競合状態が発生したときだ
け、その共有メモリアクセス中は、高速クロックでの動
作となるため、処理性能を損うことのない、より低消費
電力なシステムが構成できる。
に、共有メモリのアクセス競合状態が発生したときだ
け、その共有メモリアクセス中は、高速クロックでの動
作となるため、処理性能を損うことのない、より低消費
電力なシステムが構成できる。
【００３２】
【発明の効果】稼働率の低いプロセッサの低速動作時で
も、共有メモリアクセスは最適なアクセスタイムにてお
こなわれるので、低消費電力化を図りつつシステムの処
理性能を損なうことのないマルチプロセッサシステムが
実現できる。
も、共有メモリアクセスは最適なアクセスタイムにてお
こなわれるので、低消費電力化を図りつつシステムの処
理性能を損なうことのないマルチプロセッサシステムが
実現できる。
【図１】本発明のマルチプロセッサシステムの実施形態
１を示すブロック図。
１を示すブロック図。
【図２】図１に示すクロック切替回路の詳細な構成図。
【図３】本発明のマルチプロセッサシステムの実施形態
１の動作を示すタイムチャート。
１の動作を示すタイムチャート。
【図４】本発明のマルチプロセッサシステムの実施形態
１の動作を示すタイムチャート。
１の動作を示すタイムチャート。
【図５】本発明のマルチプロセッサシステムの実施形態
１の動作を示すタイムチャート。
１の動作を示すタイムチャート。
【図６】本発明のマルチプロセッサシステムの実施形態
２を示すブロック図。
２を示すブロック図。
【図７】本発明のマルチプロセッサシステムの実施形態
２の動作を示すタイムチャート。
２の動作を示すタイムチャート。
１ａ、１ｂ プロセッサ ２ａ、２ｂ バス制御回路 ３ａ、３ｃ クロック切替回路 ４ａ，４ｂ ローカルメモリ ５ａ，５ｂ ローカルバス ６ クロック発振器 ７ 共有メモリ ８ 共通バス ９ａ，９ｂ 競合検出回路 １１ 分周比設定レジスタ １２ クロック選択回路 １３ 選択回路 １４ 分周回路 １５ クロック選択信号発生回路 １０１ａ，１０１ｂ ＡＮＤ回路
Claims (2)
- 【請求項１】 複数のプロセッサと、 上記複数のプロセッサの動作周波数を設定するレジスタ
手段と、 上記レジスタ手段の設定内容に従って、上記プロセッサ
の動作クロック周波数を変更する第１のクロック切替手
段と、 上記プロセッサからの共有メモリアクセスを検出する共
有メモリアクセス検出手段と、 上記共有メモリアクセスの検出により、上記プロセッサ
の動作クロック周波数を、一時的に切替える第２のクロ
ック切替手段を備えることを特徴とするマルチプロセッ
サシステム。 - 【請求項２】 複数のプロセッサと、 上記複数のプロセッサの動作周波数を設定するレジスタ
手段と、 上記レジスタ手段の設定内容に従って、上記プロセッサ
の動作クロック周波数を変更する第１のクロック切替手
段と、 上記プロセッサの共有メモリアクセスの競合を検出する
共有メモリアクセス競合検出手段と、 上記共有メモリアクセス競合の検出により、上記プロセ
ッサの動作クロック周波数を、一時的に切替える第２の
クロック切替手段を備えることを特徴とするマルチプロ
セッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266127A JPH11110363A (ja) | 1997-09-30 | 1997-09-30 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9266127A JPH11110363A (ja) | 1997-09-30 | 1997-09-30 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110363A true JPH11110363A (ja) | 1999-04-23 |
Family
ID=17426710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9266127A Pending JPH11110363A (ja) | 1997-09-30 | 1997-09-30 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305148A (ja) * | 2007-06-25 | 2007-11-22 | Univ Waseda | マルチプロセッサシステム |
| US20100083019A1 (en) * | 2008-09-26 | 2010-04-01 | Canon Kabushiki Kaisha | Multiprocessor system and control method thereof, and computer-readable medium |
| WO2011114496A1 (ja) | 2010-03-18 | 2011-09-22 | 富士通株式会社 | マルチコアプロセッサシステム、調停回路制御方法、および調停回路制御プログラム |
| JP5561374B2 (ja) * | 2010-11-15 | 2014-07-30 | 富士通株式会社 | 情報処理システム |
-
1997
- 1997-09-30 JP JP9266127A patent/JPH11110363A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305148A (ja) * | 2007-06-25 | 2007-11-22 | Univ Waseda | マルチプロセッサシステム |
| US20100083019A1 (en) * | 2008-09-26 | 2010-04-01 | Canon Kabushiki Kaisha | Multiprocessor system and control method thereof, and computer-readable medium |
| US8301923B2 (en) * | 2008-09-26 | 2012-10-30 | Canon Kabushiki Kaisha | Multiprocessor system including a power saving mode and control method thereof, and computer-readable medium |
| US8886978B2 (en) | 2008-09-26 | 2014-11-11 | Canon Kabushiki Kaisha | Multiprocessor system and control method where a power saving mode control that safely stops/starts accesses to a shared memory |
| WO2011114496A1 (ja) | 2010-03-18 | 2011-09-22 | 富士通株式会社 | マルチコアプロセッサシステム、調停回路制御方法、および調停回路制御プログラム |
| US9110733B2 (en) | 2010-03-18 | 2015-08-18 | Fujitsu Limited | Multi-core processor system, arbiter circuit control method, and computer product |
| JP5561374B2 (ja) * | 2010-11-15 | 2014-07-30 | 富士通株式会社 | 情報処理システム |
| US9043507B2 (en) | 2010-11-15 | 2015-05-26 | Fujitsu Limited | Information processing system |
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