JPH1131120A - メモリ制御方法及び装置及び該メモリ制御装置を備えた記録装置 - Google Patents
メモリ制御方法及び装置及び該メモリ制御装置を備えた記録装置Info
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- JPH1131120A JPH1131120A JP18547397A JP18547397A JPH1131120A JP H1131120 A JPH1131120 A JP H1131120A JP 18547397 A JP18547397 A JP 18547397A JP 18547397 A JP18547397 A JP 18547397A JP H1131120 A JPH1131120 A JP H1131120A
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Abstract
(57)【要約】
【課題】複数のプロセッサによって共通のメモリにアク
セスが発生した場合のメモリアクセスの制御を、プロセ
ッサの有するウエイト機能を活用することにより簡易な
構成で実現する。 【解決手段】ＣＰＵによるＲＡＭアクセスと、該ＣＰＵ
のメモリアクセスを処理するＡＳＩＣによるＤＭＡによ
るＲＡＭアクセスが制御される。ＡＳＩＣはＣＰＵによ
るＲＡＭへのアクセス要求（ＡＳＸ）と、当該ＡＳＩＣ
内部によるＤＭＡ要求の衝突を検出すると、ＣＰＵに対
してメモリアクセスサイクルの引き伸ばしを指示するウ
エイト信号（ＷＡＩＴ）を出力する。そして、ＡＳＩＣ
内部よりの要求に基づくＤＭＡ処理を完了した後に、ウ
エイト信号（ＷＡＩＴ）を解除し、ＣＰＵよりのアクセ
ス要求に基づくメモリアクセスが行われる。
セスが発生した場合のメモリアクセスの制御を、プロセ
ッサの有するウエイト機能を活用することにより簡易な
構成で実現する。 【解決手段】ＣＰＵによるＲＡＭアクセスと、該ＣＰＵ
のメモリアクセスを処理するＡＳＩＣによるＤＭＡによ
るＲＡＭアクセスが制御される。ＡＳＩＣはＣＰＵによ
るＲＡＭへのアクセス要求（ＡＳＸ）と、当該ＡＳＩＣ
内部によるＤＭＡ要求の衝突を検出すると、ＣＰＵに対
してメモリアクセスサイクルの引き伸ばしを指示するウ
エイト信号（ＷＡＩＴ）を出力する。そして、ＡＳＩＣ
内部よりの要求に基づくＤＭＡ処理を完了した後に、ウ
エイト信号（ＷＡＩＴ）を解除し、ＣＰＵよりのアクセ
ス要求に基づくメモリアクセスが行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアクセスを
制御するメモリ制御方法及び装置、および該メモリ制御
装置を備えた記録装置に関するものである。
制御するメモリ制御方法及び装置、および該メモリ制御
装置を備えた記録装置に関するものである。
【０００２】
【従来の技術】一般的な記録装置の制御部の構成を図１
に示す。図１において１は記録装置の制御部を示す。１
１はＣＰＵであり、本記録装置の各種制御を実行する。
１３はＲＯＭであり、制御プログラムやＦｏｎｔ情報等
を記憶している読み取り専用メモリである。１４はＲＡ
Ｍであり、記録制御等の実行において作業領域を提供す
るための読み取り及び書込み可能メモリである。１２は
ＡＳＩＣであり、該メモリデバイスの駆動や、記録制御
などを司る。
に示す。図１において１は記録装置の制御部を示す。１
１はＣＰＵであり、本記録装置の各種制御を実行する。
１３はＲＯＭであり、制御プログラムやＦｏｎｔ情報等
を記憶している読み取り専用メモリである。１４はＲＡ
Ｍであり、記録制御等の実行において作業領域を提供す
るための読み取り及び書込み可能メモリである。１２は
ＡＳＩＣであり、該メモリデバイスの駆動や、記録制御
などを司る。
【０００３】１５はシステムバスであり、ＣＰＵ１１、
ＲＯＭ１３、ＡＳＩＣ１２を接続する。また、１６はＲ
ＡＭバスであり、ＡＳＩＣ１２とＲＡＭ１４を接続す
る。
ＲＯＭ１３、ＡＳＩＣ１２を接続する。また、１６はＲ
ＡＭバスであり、ＡＳＩＣ１２とＲＡＭ１４を接続す
る。
【０００４】以上のような構成を有する記憶装置におい
ては、ＣＰＵ１１およびＡＳＩＣ１２による処理の効率
化を達成するべくＤＭＡによる処理を可能としている。
ＤＭＡとは、ＣＰＵ１１がシステムバス１５のみを使用
するバスサイクル（例えばＲＯＭ１３のアクセス時な
ど）に於いて、開放されているＲＡＭバス１６を使用し
てＡＳＩＣ１２が直接ＲＡＭ１４をアクセスする処理
（ＤＭＡ）である。
ては、ＣＰＵ１１およびＡＳＩＣ１２による処理の効率
化を達成するべくＤＭＡによる処理を可能としている。
ＤＭＡとは、ＣＰＵ１１がシステムバス１５のみを使用
するバスサイクル（例えばＲＯＭ１３のアクセス時な
ど）に於いて、開放されているＲＡＭバス１６を使用し
てＡＳＩＣ１２が直接ＲＡＭ１４をアクセスする処理
（ＤＭＡ）である。
【０００５】
【発明が解決しようとする課題】上記のようなＤＭＡ処
理において、ＤＭＡ要求が発生した時点において、ブロ
ック転送命令などの命令フェッチを伴わない連続的なＲ
ＡＭアクセス動作命令（以後単にループ命令とする）が
ＣＰＵから来た場合には、ＡＳＩＣ１２はＤＭＡ処理を
そのループ命令が終了するまでの間待機させ、ＲＡＭバ
スが開放された時点でＤＭＡ処理を行うことになる。
理において、ＤＭＡ要求が発生した時点において、ブロ
ック転送命令などの命令フェッチを伴わない連続的なＲ
ＡＭアクセス動作命令（以後単にループ命令とする）が
ＣＰＵから来た場合には、ＡＳＩＣ１２はＤＭＡ処理を
そのループ命令が終了するまでの間待機させ、ＲＡＭバ
スが開放された時点でＤＭＡ処理を行うことになる。
【０００６】しかしながら、記録装置に於いては、記録
ヘッド制御のためのＤＭＡ処理など、機構部の動作との
絡みで処理時間が制限されているＤＭＡ処理を多数含ん
でいる。従って、上記の例のようにブロック転送の終了
を待つというように、長時間ＤＭＡを待機させることが
許されない場合が多い。そこで従来ではループ命令の使
用を禁止したり、バス調停を行って強制的にＲＡＭバス
を開放するなどを行って上記問題を回避していた。
ヘッド制御のためのＤＭＡ処理など、機構部の動作との
絡みで処理時間が制限されているＤＭＡ処理を多数含ん
でいる。従って、上記の例のようにブロック転送の終了
を待つというように、長時間ＤＭＡを待機させることが
許されない場合が多い。そこで従来ではループ命令の使
用を禁止したり、バス調停を行って強制的にＲＡＭバス
を開放するなどを行って上記問題を回避していた。
【０００７】しかしループ命令の使用を禁止する方法を
取った場合は、高速にデータ転送を行うことのできるブ
ロック転送命令などのメリットの大きいループ命令が使
用出来ないという問題があり、ＣＰＵの処理効率が低下
する。また、バス調停を行う場合には、複雑なバス調停
回路が必要となり、さらにバス調停のためのネゴシエー
ション時間等によりＤＭＡ効率がかえって低下してしま
うという問題を含んでいた。
取った場合は、高速にデータ転送を行うことのできるブ
ロック転送命令などのメリットの大きいループ命令が使
用出来ないという問題があり、ＣＰＵの処理効率が低下
する。また、バス調停を行う場合には、複雑なバス調停
回路が必要となり、さらにバス調停のためのネゴシエー
ション時間等によりＤＭＡ効率がかえって低下してしま
うという問題を含んでいた。
【０００８】本発明上記の問題に鑑みてなされたもので
あり、複数のプロセッサによって共通のメモリにアクセ
スが発生した場合のメモリアクセスの制御を、プロセッ
サの有するウエイト機能を活用することにより簡易な構
成で実現するメモリ制御方法及び装置、及び該メモリ制
御装置を備えた記録装置を提供することを目的とする。
あり、複数のプロセッサによって共通のメモリにアクセ
スが発生した場合のメモリアクセスの制御を、プロセッ
サの有するウエイト機能を活用することにより簡易な構
成で実現するメモリ制御方法及び装置、及び該メモリ制
御装置を備えた記録装置を提供することを目的とする。
【０００９】また、本発明の目的は、ＤＭＡによるメモ
リアクセスの効率を低下させること無く、ブロック転送
によるループ命令の実行を可能とするメモリ制御方法及
び装置、および該メモリ制御装置を備えた記録装置を提
供することにある。
リアクセスの効率を低下させること無く、ブロック転送
によるループ命令の実行を可能とするメモリ制御方法及
び装置、および該メモリ制御装置を備えた記録装置を提
供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明によるメモリ制御装置は以下の構成を備え
る。すなわち、少なくとも２つのプロセッサによるメモ
リへのアクセスを制御するメモリ制御装置であって、第
１のプロセッサによる前記メモリへのアクセス要求及び
第２のプロセッサによる該メモリへのアクセス要求の衝
突を検出する第１検出手段と、前記検出手段で衝突を検
出した場合、前記第１プロセッサにメモリアクセスサイ
クルの引き伸ばしを指示するウエイト信号を出力する出
力手段と、前記第２プロセッサによるアクセス要求に基
づくメモリアクセスを完了した後に、前記ウエイト信号
を解除して前記第１プロセッサによるアクセス要求に基
づくメモリアクセスを行う制御手段とを備える。
めの本発明によるメモリ制御装置は以下の構成を備え
る。すなわち、少なくとも２つのプロセッサによるメモ
リへのアクセスを制御するメモリ制御装置であって、第
１のプロセッサによる前記メモリへのアクセス要求及び
第２のプロセッサによる該メモリへのアクセス要求の衝
突を検出する第１検出手段と、前記検出手段で衝突を検
出した場合、前記第１プロセッサにメモリアクセスサイ
クルの引き伸ばしを指示するウエイト信号を出力する出
力手段と、前記第２プロセッサによるアクセス要求に基
づくメモリアクセスを完了した後に、前記ウエイト信号
を解除して前記第１プロセッサによるアクセス要求に基
づくメモリアクセスを行う制御手段とを備える。
【００１１】また、好ましくは、前記第２プロセッサに
よるメモリアクセスはダイレクトメモリアクセスであ
る。第１プロセッサよりの処理要求が発生していても、
ダイレクトメモリアクセス（ＤＭＡ）を迅速に実行させ
ることが可能となり、第１プロセッサよりのメモリアク
セスと迅速なＤＭＡとを共存させることができる。
よるメモリアクセスはダイレクトメモリアクセスであ
る。第１プロセッサよりの処理要求が発生していても、
ダイレクトメモリアクセス（ＤＭＡ）を迅速に実行させ
ることが可能となり、第１プロセッサよりのメモリアク
セスと迅速なＤＭＡとを共存させることができる。
【００１２】また、好ましくは、前記メモリは、前記第
２プロセッサに接続されており、前記第１プロセッサに
よる該メモリへのアクセスは、前記第２プロセッサを介
して行われ、前記検出手段、出力手段、制御手段は、前
記第２プロセッサによって実行される。第１プロセッサ
によるメモリアクセスを制御する第２プロセッサによっ
て第１プロセッサと第２プロセッサによるメモリアクセ
スの衝突に対応できるので、構成が簡素化される。
２プロセッサに接続されており、前記第１プロセッサに
よる該メモリへのアクセスは、前記第２プロセッサを介
して行われ、前記検出手段、出力手段、制御手段は、前
記第２プロセッサによって実行される。第１プロセッサ
によるメモリアクセスを制御する第２プロセッサによっ
て第１プロセッサと第２プロセッサによるメモリアクセ
スの衝突に対応できるので、構成が簡素化される。
【００１３】
【発明の実施の形態】以下に添付の図面を参照して、本
発明の好適な実施の形態を説明する。
発明の好適な実施の形態を説明する。
【００１４】本実施形態では、図１に示したような記録
装置の制御部におけるメモリ制御を説明する。なお、図
７に本実施形態の記録装置の概略の構成を示す。図７に
おいて、制御部１はインターフェース部２と記録部３に
接続される。インターフェース部２は外部装置より印刷
データを受信し、これを制御部１へ転送する。また、記
録部３は、制御部１より出力される印刷指令に従って、
記録媒体上へ印刷を行う。印刷３における記録方式とし
ては、レーザービーム方式、インクジェット方式、サー
マル方式等、いかなる方式のものを用いてもよい。
装置の制御部におけるメモリ制御を説明する。なお、図
７に本実施形態の記録装置の概略の構成を示す。図７に
おいて、制御部１はインターフェース部２と記録部３に
接続される。インターフェース部２は外部装置より印刷
データを受信し、これを制御部１へ転送する。また、記
録部３は、制御部１より出力される印刷指令に従って、
記録媒体上へ印刷を行う。印刷３における記録方式とし
ては、レーザービーム方式、インクジェット方式、サー
マル方式等、いかなる方式のものを用いてもよい。
【００１５】本実施形態の制御部１は、図１に示したハ
ード構成において、ＣＰＵ１１からＲＯＭ１３へのアク
セス、ＣＰＵ１１からＲＡＭ１４へのアクセス、および
ＡＳＩＣ１２からＲＡＭ１４へのＤＭＡによるアクセス
が可能である。また、ＣＰＵ１１から各メモリへのアク
セスは、ＡＳＩＣを介して実行される。なお、ＣＰＵ１
１は、アクセス時のタイミングを調整するためのウエイ
ト信号端子を備えている。以下に、各アクセスを説明す
る。
ード構成において、ＣＰＵ１１からＲＯＭ１３へのアク
セス、ＣＰＵ１１からＲＡＭ１４へのアクセス、および
ＡＳＩＣ１２からＲＡＭ１４へのＤＭＡによるアクセス
が可能である。また、ＣＰＵ１１から各メモリへのアク
セスは、ＡＳＩＣを介して実行される。なお、ＣＰＵ１
１は、アクセス時のタイミングを調整するためのウエイ
ト信号端子を備えている。以下に、各アクセスを説明す
る。
【００１６】図２はＣＰＵ１１からＲＯＭ１３へのアク
セス動作を表すタイミングチャートである。以下、図２
のタイミングチャートを用いてＣＰＵ１１がシステムバ
ス１５を通じてＲＯＭ１３をアクセスする動作の概要を
説明する。
セス動作を表すタイミングチャートである。以下、図２
のタイミングチャートを用いてＣＰＵ１１がシステムバ
ス１５を通じてＲＯＭ１３をアクセスする動作の概要を
説明する。
【００１７】ＣＰＵ１１は最初にアドレス、メモリアク
セスの種類を知らせる信号（リード動作ライト動作の区
別（Ｒ／Ｗ）等）等を発生する。そして、所定時間の経
過後に、アドレス、メモリアクセスの種類等が確定した
ことを知らせる信号（ここではＡＳＸという信号名とす
る。以後単にＡＳＸと称する）をアサートし、データ方
向を入力にセットしてＤＳＸをアサートする。
セスの種類を知らせる信号（リード動作ライト動作の区
別（Ｒ／Ｗ）等）等を発生する。そして、所定時間の経
過後に、アドレス、メモリアクセスの種類等が確定した
ことを知らせる信号（ここではＡＳＸという信号名とす
る。以後単にＡＳＸと称する）をアサートし、データ方
向を入力にセットしてＤＳＸをアサートする。
【００１８】後述するウェイト信号からバスサイクル時
間を判断し、然る可き時間の後にＤＳＸをネゲートし、
それと同時にデータを受け取り、ＡＳＸをネゲートして
次のアクセス動作の準備を行う。
間を判断し、然る可き時間の後にＤＳＸをネゲートし、
それと同時にデータを受け取り、ＡＳＸをネゲートして
次のアクセス動作の準備を行う。
【００１９】ＡＳＩＣ１２はＣＰＵ１１からＡＳ信号を
うけると、その時のアドレスによってどのメモリデバイ
スにアクセスするのかを判定する。また、メモリアクセ
スの種類を知らせる信号によってメモリアクセス動作種
類を判定する。そして、アクセス先として指定されたメ
モリデバイスに、判定された動作種類を示すメモリ制御
信号を発生する。ここでは、ＲＯＭ１３に対してリード
動作を指示することになる。
うけると、その時のアドレスによってどのメモリデバイ
スにアクセスするのかを判定する。また、メモリアクセ
スの種類を知らせる信号によってメモリアクセス動作種
類を判定する。そして、アクセス先として指定されたメ
モリデバイスに、判定された動作種類を示すメモリ制御
信号を発生する。ここでは、ＲＯＭ１３に対してリード
動作を指示することになる。
【００２０】なお、この時選択されたデバイスがアクセ
ススピードの遅いものであった場合には、メモリアクセ
ス動作の延期を要求するウェイト信号をアサートし、メ
モリアクセス動作がメモリデバイスが応答可能な時間と
なるような時点でウエイト信号をネゲートする。メモリ
デバイス（ここではＲＯＭ１３）はＡＳＩＣ１２からの
制御信号をうけて、指定されたアドレスからデータを読
み出し、これをシステムバス１５にのせる。上記のよう
にしてＣＰＵ１１のＲＯＭ１３へのアクセス動作が終了
する。
ススピードの遅いものであった場合には、メモリアクセ
ス動作の延期を要求するウェイト信号をアサートし、メ
モリアクセス動作がメモリデバイスが応答可能な時間と
なるような時点でウエイト信号をネゲートする。メモリ
デバイス（ここではＲＯＭ１３）はＡＳＩＣ１２からの
制御信号をうけて、指定されたアドレスからデータを読
み出し、これをシステムバス１５にのせる。上記のよう
にしてＣＰＵ１１のＲＯＭ１３へのアクセス動作が終了
する。
【００２１】次に、図３を使って該ＣＰＵがシステムバ
ス、及びＲＡＭバスを通じて該ＲＡＭ１４をアクセスす
る動作の概要を、Ｄ−ＲＡＭのリード動作を例に説明す
る。図３はＣＰＵからＲＡＭへのアクセス動作を説明す
るタイミングチャートである。なお、本例のＲＡＭ１４
（Ｄ−ＲＡＭ）のアクセススピードは、バスサイクルよ
りも速いものとする。
ス、及びＲＡＭバスを通じて該ＲＡＭ１４をアクセスす
る動作の概要を、Ｄ−ＲＡＭのリード動作を例に説明す
る。図３はＣＰＵからＲＡＭへのアクセス動作を説明す
るタイミングチャートである。なお、本例のＲＡＭ１４
（Ｄ−ＲＡＭ）のアクセススピードは、バスサイクルよ
りも速いものとする。
【００２２】ＣＰＵ１１は最初にＤ−ＲＡＭアドレス、
リード動作を知らせる信号を発生する。所定時間後にＡ
ＳＸをアサートし、データ方向を入力にセットしてＤＳ
Ｘをアサートする。ＡＳＩＣ１２はＣＰＵ１１からＡＳ
Ｘ信号を受け取ると、その時のアドレスによってアクセ
スするＤ−ＲＡＭを判定する。そして、Ｄ−ＲＡＭのア
ドレスにＲＯＷアドレスをセットしてＲＡＳＸをアサー
トし、その後規定された時間の後にＤ−ＲＡＭのアドレ
スにＣＯＬＵＭＮアドレスをセットしてＣＡＳＸをアサ
ートする。また、この例では、ＣＡＳＸのアサートと同
時にＤ−ＲＡＭにデータの出力を要求するＯＥＸをアサ
ートする。
リード動作を知らせる信号を発生する。所定時間後にＡ
ＳＸをアサートし、データ方向を入力にセットしてＤＳ
Ｘをアサートする。ＡＳＩＣ１２はＣＰＵ１１からＡＳ
Ｘ信号を受け取ると、その時のアドレスによってアクセ
スするＤ−ＲＡＭを判定する。そして、Ｄ−ＲＡＭのア
ドレスにＲＯＷアドレスをセットしてＲＡＳＸをアサー
トし、その後規定された時間の後にＤ−ＲＡＭのアドレ
スにＣＯＬＵＭＮアドレスをセットしてＣＡＳＸをアサ
ートする。また、この例では、ＣＡＳＸのアサートと同
時にＤ−ＲＡＭにデータの出力を要求するＯＥＸをアサ
ートする。
【００２３】Ｄ−ＲＡＭはＡＳＩＣ１２からの制御信号
をうけて指定されたアドレスの内容をＲＡＭバス１６に
乗せる動作を行う。この時、Ｄ−ＲＡＭのアクセススピ
ードがバスサイクルよりも速い条件なので、ＡＳＩＣ１
２はウェイト信号をネゲートのままにしておき、所定の
タイミングで各制御信号をネゲートし、システムバス１
５にＲＡＭバス１６のデータを返す動作を行う。ＣＰＵ
１１はウェイト信号サンプリングタイミングでウェイト
信号がネゲートされているのを確認すると、ＡＳＸ、Ｄ
ＳＸをネゲートすると同時にシステムバス１５上のデー
タをラッチし、バスサイクルを終了する。以上のよう
に、Ｄ−ＲＡＭからのリード動作が行われる。
をうけて指定されたアドレスの内容をＲＡＭバス１６に
乗せる動作を行う。この時、Ｄ−ＲＡＭのアクセススピ
ードがバスサイクルよりも速い条件なので、ＡＳＩＣ１
２はウェイト信号をネゲートのままにしておき、所定の
タイミングで各制御信号をネゲートし、システムバス１
５にＲＡＭバス１６のデータを返す動作を行う。ＣＰＵ
１１はウェイト信号サンプリングタイミングでウェイト
信号がネゲートされているのを確認すると、ＡＳＸ、Ｄ
ＳＸをネゲートすると同時にシステムバス１５上のデー
タをラッチし、バスサイクルを終了する。以上のよう
に、Ｄ−ＲＡＭからのリード動作が行われる。
【００２４】次に、図４を使用してＡＳＩＣのダイレク
トメモリアクセス（以後単にＤＭＡ処理とする）動作の
概要を説明する。尚、本実施形態におけるＤＭＡ処理と
は、ＣＰＵがシステムバス１５のみを使用するバスサイ
クル（例えばＲＯＭアクセス時など）に於いて、開放さ
れているＲＡＭバス１６を使用してＡＳＩＣが直接アク
セスする処理とする。図４は、一般的なＤＭＡ処理を説
明するタイミングチャートである。
トメモリアクセス（以後単にＤＭＡ処理とする）動作の
概要を説明する。尚、本実施形態におけるＤＭＡ処理と
は、ＣＰＵがシステムバス１５のみを使用するバスサイ
クル（例えばＲＯＭアクセス時など）に於いて、開放さ
れているＲＡＭバス１６を使用してＡＳＩＣが直接アク
セスする処理とする。図４は、一般的なＤＭＡ処理を説
明するタイミングチャートである。
【００２５】ＣＰＵ１１は最初にアドレス、メモリアク
セスの種類を知らせる信号（リード動作ライト動作の区
別等）等を発生し、アドレス、メモリアクセスの種類等
が確定したことを知らせる信号ＡＳＸをアサートし、デ
ータ方向を入力にセットしてＤＳＸをアサートする。ウ
ェイト信号からバスサイクル時間を判断し、然る可き時
間の後にＤＳＸをネゲートし、それと同時にシステムバ
ス１５上のデータを受け取り、ＡＳＸをネゲートして次
のアクセス動作の準備を行う。
セスの種類を知らせる信号（リード動作ライト動作の区
別等）等を発生し、アドレス、メモリアクセスの種類等
が確定したことを知らせる信号ＡＳＸをアサートし、デ
ータ方向を入力にセットしてＤＳＸをアサートする。ウ
ェイト信号からバスサイクル時間を判断し、然る可き時
間の後にＤＳＸをネゲートし、それと同時にシステムバ
ス１５上のデータを受け取り、ＡＳＸをネゲートして次
のアクセス動作の準備を行う。
【００２６】ＡＳＩＣ１２はＣＰＵ１１からＡＳＸ信号
をうけると、その時のアドレスによってどのメモリデバ
イスにアクセスするのかを判定し、メモリアクセスの種
類を知らせる信号によってメモリアクセス動作種類を判
定し、然るべきメモリデバイスに、然るべきメモリ制御
信号を発生する。この時選択されたデバイスがアクセス
スピードの遅いものであった場合には、メモリアクセス
動作の延期を要求するウェイト信号をアサートし、メモ
リアクセス動作ががメモリデバイスが応答可能な時間と
なるような時点でウエイト信号をネゲートする。メモリ
デバイスはＡＳＩＣからの制御信号をうけて、適当なア
ドレスからデータを読み出す動作を行う。
をうけると、その時のアドレスによってどのメモリデバ
イスにアクセスするのかを判定し、メモリアクセスの種
類を知らせる信号によってメモリアクセス動作種類を判
定し、然るべきメモリデバイスに、然るべきメモリ制御
信号を発生する。この時選択されたデバイスがアクセス
スピードの遅いものであった場合には、メモリアクセス
動作の延期を要求するウェイト信号をアサートし、メモ
リアクセス動作ががメモリデバイスが応答可能な時間と
なるような時点でウエイト信号をネゲートする。メモリ
デバイスはＡＳＩＣからの制御信号をうけて、適当なア
ドレスからデータを読み出す動作を行う。
【００２７】ＣＰＵ１１からＲＯＭ１３へのアクセスに
おける以上の処理において、ＡＳＩＣ１２内部でＤＭＡ
要求が発生している場合、ＡＳＩＣ１２は上記の動作と
同時に、開放されているＲＡＭバス１６を使用して下記
のようなＲＡＭアクセスを発生する（この時Ｄ−ＲＡＭ
のアクセススピードはバスサイクルよりも速いものとす
る）。
おける以上の処理において、ＡＳＩＣ１２内部でＤＭＡ
要求が発生している場合、ＡＳＩＣ１２は上記の動作と
同時に、開放されているＲＡＭバス１６を使用して下記
のようなＲＡＭアクセスを発生する（この時Ｄ−ＲＡＭ
のアクセススピードはバスサイクルよりも速いものとす
る）。
【００２８】ＡＳＩＣ１２はＤＭＡ要求が発生している
アドレスによってアクセスするＤ−ＲＡＭを判定し、Ｄ
−ＲＡＭのアドレスにＤＭＡのＲＯＷアドレスをセット
してＲＡＳＸをアサートする。その後、規定された時間
の後にＤ−ＲＡＭのアドレスにＤＭＡのＣＯＬＵＭＮア
ドレスをセットしてＣＡＳＸをアサートする。また、こ
の例ではそれと同時にＤ−ＲＡＭにデータの出力を要求
するＯＥＸをアサートする。Ｄ−ＲＡＭはＡＳＩＣから
の制御信号をうけて指定されたアドレスの内容をＲＡＭ
バス１６に乗せる動作を行う。ＡＳＩＣ１２はその時の
ＲＡＭバス１６上のデータをラッチし、ＤＭＡ要求を発
生しているＡＳＩＣ１２の内部ブロックにデータを転送
する。以上のようにしてＡＳＩＣ１２のＤＭＡ処理が一
般的に行われる。
アドレスによってアクセスするＤ−ＲＡＭを判定し、Ｄ
−ＲＡＭのアドレスにＤＭＡのＲＯＷアドレスをセット
してＲＡＳＸをアサートする。その後、規定された時間
の後にＤ−ＲＡＭのアドレスにＤＭＡのＣＯＬＵＭＮア
ドレスをセットしてＣＡＳＸをアサートする。また、こ
の例ではそれと同時にＤ−ＲＡＭにデータの出力を要求
するＯＥＸをアサートする。Ｄ−ＲＡＭはＡＳＩＣから
の制御信号をうけて指定されたアドレスの内容をＲＡＭ
バス１６に乗せる動作を行う。ＡＳＩＣ１２はその時の
ＲＡＭバス１６上のデータをラッチし、ＤＭＡ要求を発
生しているＡＳＩＣ１２の内部ブロックにデータを転送
する。以上のようにしてＡＳＩＣ１２のＤＭＡ処理が一
般的に行われる。
【００２９】従来技術において説明したように、以上の
ような一般的なＤＭＡ処理では、ＡＳＩＣ１２内でＤＭ
Ａ要求が発生した時点でＣＰＵ１１がＲＡＭ１４に対し
てループ命令（ブロック転送等の命令フェッチを伴わな
いメモリアクセス）を処理していると、当該ループ命令
の処理が終了するまでＤＭＡ処理を実行することができ
ない。
ような一般的なＤＭＡ処理では、ＡＳＩＣ１２内でＤＭ
Ａ要求が発生した時点でＣＰＵ１１がＲＡＭ１４に対し
てループ命令（ブロック転送等の命令フェッチを伴わな
いメモリアクセス）を処理していると、当該ループ命令
の処理が終了するまでＤＭＡ処理を実行することができ
ない。
【００３０】本実施形態では、以上のような場合におい
て、ＡＳＩＣ１２によるＤＭＡ処理を実行することを可
能とする。図５及び図６を参照して以下にこの動作につ
いて説明する。
て、ＡＳＩＣ１２によるＤＭＡ処理を実行することを可
能とする。図５及び図６を参照して以下にこの動作につ
いて説明する。
【００３１】図５はＣＰＵとＡＳＩＣのＲＡＭアクセス
が衝突している場合の動作を示すタイミングチャートで
ある。また、図６は、ＣＰＵとＡＳＩＣのＲＡＭアクセ
スが衝突している場合のＡＳＩＣの動作を説明するフロ
ーチャートである。なお、以下の説明では、ＣＰＵ１１
のＲＡＭアクセス動作とＡＳＩＣ１２のＤＭＡ要求とが
衝突しているものとする。
が衝突している場合の動作を示すタイミングチャートで
ある。また、図６は、ＣＰＵとＡＳＩＣのＲＡＭアクセ
スが衝突している場合のＡＳＩＣの動作を説明するフロ
ーチャートである。なお、以下の説明では、ＣＰＵ１１
のＲＡＭアクセス動作とＡＳＩＣ１２のＤＭＡ要求とが
衝突しているものとする。
【００３２】ＣＰＵ１１は最初にＤ−ＲＡＭアドレス、
リード動作を知らせる信号を発生し、ＡＳＸをアサート
し、データ方向を入力にセットしてＤＳＸをアサートす
る。ＡＳＩＣ１２はＣＰＵ１１からＡＳＸ信号を受け取
ると、その時のアドレスによってＤ−ＲＡＭアクセスで
あることを認識し、且つ、ＡＳＩＣ１２内部ブロックに
ＤＭＡ要求が発生しているのを認識すると、ＣＰＵ１１
に対してバスサイクルの延期を要求するためにＷＡＩＴ
信号をアサートする。
リード動作を知らせる信号を発生し、ＡＳＸをアサート
し、データ方向を入力にセットしてＤＳＸをアサートす
る。ＡＳＩＣ１２はＣＰＵ１１からＡＳＸ信号を受け取
ると、その時のアドレスによってＤ−ＲＡＭアクセスで
あることを認識し、且つ、ＡＳＩＣ１２内部ブロックに
ＤＭＡ要求が発生しているのを認識すると、ＣＰＵ１１
に対してバスサイクルの延期を要求するためにＷＡＩＴ
信号をアサートする。
【００３３】ＷＡＩＴ信号をアサートしたＡＳＩＣはＤ
−ＲＡＭのアドレスにＤＭＡのＲＯＷアドレスをセット
してＲＡＳＸをアサートし、その後規定された時間の後
にＤ−ＲＡＭのアドレスにＤＭＡのＣＯＬＵＭＮアドレ
スをセットしてＣＡＳＸをアサートし、この例ではそれ
と同時にＤ−ＲＡＭにデータの出力を要求するＯＥＸを
アサートする。Ｄ−ＲＡＭはＡＳＩＣ１２からの制御信
号をうけて指定されたアドレスの内容をＲＡＭバスに乗
せる動作を行う。ＡＳＩＣ１２はその時のＲＡＭバス上
のデータをラッチし、ＤＭＡ要求を発生しているＡＳＩ
Ｃ１２の内部ブロックにデータを転送する。
−ＲＡＭのアドレスにＤＭＡのＲＯＷアドレスをセット
してＲＡＳＸをアサートし、その後規定された時間の後
にＤ−ＲＡＭのアドレスにＤＭＡのＣＯＬＵＭＮアドレ
スをセットしてＣＡＳＸをアサートし、この例ではそれ
と同時にＤ−ＲＡＭにデータの出力を要求するＯＥＸを
アサートする。Ｄ−ＲＡＭはＡＳＩＣ１２からの制御信
号をうけて指定されたアドレスの内容をＲＡＭバスに乗
せる動作を行う。ＡＳＩＣ１２はその時のＲＡＭバス上
のデータをラッチし、ＤＭＡ要求を発生しているＡＳＩ
Ｃ１２の内部ブロックにデータを転送する。
【００３４】以上のようにしてＤＭＡ要求によるＲＡＭ
アクセスを終了したＡＳＩＣ１２は、続いてＤ−ＲＡＭ
のアドレスとしてＣＰＵ１１のアクセスによるＲＯＷア
ドレスをセットしてＲＡＳＸをアサートする。その後、
規定された時間の後にＤ−ＲＡＭのアドレスにＣＰＵア
クセスによるＣＯＬＵＭＮアドレスをセットしてＣＡＳ
Ｘをアサートし、この例ではそれと同時にＤ−ＲＡＭに
データの出力を要求するＯＥＸをアサートする。Ｄ−Ｒ
ＡＭはＡＳＩＣ１２からの制御信号をうけて指定された
アドレスの内容をＲＡＭバス１６に乗せる動作を行う。
ＡＳＩＣ１２は然るべきタイミングでウェイト信号をネ
ゲートし、システムバスにＲＡＭバス１６上のデータを
返す動作を行う。ＣＰＵ１１はウェイト信号サンプリン
グタイミングでウェイト信号がネゲートされたのを確認
すると、ＡＳＸ、ＤＳＸをネゲートすると同時にデータ
をラッチし、当該バスサイクルを終了する。
アクセスを終了したＡＳＩＣ１２は、続いてＤ−ＲＡＭ
のアドレスとしてＣＰＵ１１のアクセスによるＲＯＷア
ドレスをセットしてＲＡＳＸをアサートする。その後、
規定された時間の後にＤ−ＲＡＭのアドレスにＣＰＵア
クセスによるＣＯＬＵＭＮアドレスをセットしてＣＡＳ
Ｘをアサートし、この例ではそれと同時にＤ−ＲＡＭに
データの出力を要求するＯＥＸをアサートする。Ｄ−Ｒ
ＡＭはＡＳＩＣ１２からの制御信号をうけて指定された
アドレスの内容をＲＡＭバス１６に乗せる動作を行う。
ＡＳＩＣ１２は然るべきタイミングでウェイト信号をネ
ゲートし、システムバスにＲＡＭバス１６上のデータを
返す動作を行う。ＣＰＵ１１はウェイト信号サンプリン
グタイミングでウェイト信号がネゲートされたのを確認
すると、ＡＳＸ、ＤＳＸをネゲートすると同時にデータ
をラッチし、当該バスサイクルを終了する。
【００３５】以上のように、本実施形態によれば、一つ
のバスサイクルの間にＤＭＡアクセスとＣＰＵアクセス
の両方が存在した場合に、その両方の処理を行うことが
出来る。従って、ブロック転送等の最中にＡＳＩＣ１２
にＤＭＡ要求が発生した場合でも、当該ブロック転送の
終了を待つこと無く当該ＤＭＡ要求による処理を実行す
ることが可能となる。この結果、複雑なバス調停回路も
含むことなく、ＣＰＵのループ命令を使用した場合にお
いても、高速なＤＭＡ処理を円滑に行うことが出来る。
のバスサイクルの間にＤＭＡアクセスとＣＰＵアクセス
の両方が存在した場合に、その両方の処理を行うことが
出来る。従って、ブロック転送等の最中にＡＳＩＣ１２
にＤＭＡ要求が発生した場合でも、当該ブロック転送の
終了を待つこと無く当該ＤＭＡ要求による処理を実行す
ることが可能となる。この結果、複雑なバス調停回路も
含むことなく、ＣＰＵのループ命令を使用した場合にお
いても、高速なＤＭＡ処理を円滑に行うことが出来る。
【００３６】なお、本発明は、ホストコンピュータ、イ
ンタフェース、プリンタ等の複数の機器から構成される
システムに適用しても、プリンタ、複写機等の１つの機
器からなる装置に適用しても良い。また、本発明はシス
テム或は装置にプログラムを供給することによって実施
される場合にも適用できることは言うまでもない。この
場合、本発明に係るプログラムを格納した記憶媒体が本
発明を構成することになる。そして、該記憶媒体からそ
のプログラムをシステム或は装置に読み出すことによっ
て、そのシステム或は装置が、予め定められた仕方で動
作する。
ンタフェース、プリンタ等の複数の機器から構成される
システムに適用しても、プリンタ、複写機等の１つの機
器からなる装置に適用しても良い。また、本発明はシス
テム或は装置にプログラムを供給することによって実施
される場合にも適用できることは言うまでもない。この
場合、本発明に係るプログラムを格納した記憶媒体が本
発明を構成することになる。そして、該記憶媒体からそ
のプログラムをシステム或は装置に読み出すことによっ
て、そのシステム或は装置が、予め定められた仕方で動
作する。
【００３７】
【発明の効果】以上説明したように本発明によれば、複
数のプロセッサによって共通のメモリにアクセスが発生
した場合のメモリアクセスの制御を、プロセッサの有す
るウエイト機能を活用して行うので、より簡易な構成で
メモリ制御を実現できる。
数のプロセッサによって共通のメモリにアクセスが発生
した場合のメモリアクセスの制御を、プロセッサの有す
るウエイト機能を活用して行うので、より簡易な構成で
メモリ制御を実現できる。
【００３８】また、本発明によれば、ＤＭＡによるメモ
リアクセスの効率を低下させること無く、ブロック転送
によるループ命令の実行が可能となる。
リアクセスの効率を低下させること無く、ブロック転送
によるループ命令の実行が可能となる。
【００３９】
【図１】記録装置の制御部の構成を示す図である。
【図２】ＣＰＵ１１からＲＯＭ１３へのアクセス動作を
表すタイミングチャートである。
表すタイミングチャートである。
【図３】ＣＰＵからＲＡＭへのアクセス動作を説明する
タイミングチャートである。
タイミングチャートである。
【図４】一般的なＤＭＡ処理を説明するタイミングチャ
ートである。
ートである。
【図５】ＣＰＵとＡＳＩＣのＲＡＭアクセスが衝突して
いる場合の動作を示すタイミングチャートである。
いる場合の動作を示すタイミングチャートである。
【図６】ＣＰＵとＡＳＩＣのＲＡＭアクセスが衝突して
いる場合のＡＳＩＣの動作を説明するフローチャートで
ある。
いる場合のＡＳＩＣの動作を説明するフローチャートで
ある。
【図７】本実施形態の記録装置の概略の構成を示す図で
ある。
ある。
１ 制御部 ２ インターフェース部 ３ 記録部 １１ ＣＰＵ １２ ＡＳＩＣ １３ ＲＯＭ １４ ＲＡＭ
Claims (6)
- 【請求項１】 少なくとも２つのプロセッサによるメモ
リへのアクセスを制御するメモリ制御装置であって、 第１のプロセッサによる前記メモリへのアクセス要求及
び第２のプロセッサによる該メモリへのアクセス要求の
衝突を検出する検出手段と、 前記検出手段で衝突を検出した場合、前記第１プロセッ
サにメモリアクセスサイクルの引き伸ばしを指示するウ
エイト信号を出力する出力手段と、 前記第２プロセッサによるアクセス要求に基づくメモリ
アクセスを完了した後に、前記ウエイト信号を解除して
前記第１プロセッサによるアクセス要求に基づくメモリ
アクセスを行う制御手段とを備えることを特徴とするメ
モリ制御装置。 - 【請求項２】 前記第２プロセッサによるメモリアクセ
スはダイレクトメモリアクセスであることを特徴とする
請求項１に記載のメモリ制御装置。 - 【請求項３】 前記メモリは、前記第２プロセッサに接
続されており、前記第１プロセッサによる該メモリへの
アクセスは、前記第２プロセッサを介して行われ、 前記検出手段、出力手段、制御手段は、前記第２プロセ
ッサによって実行されることを特徴とする請求項１に記
載のメモリ制御装置。 - 【請求項４】 少なくとも２つのプロセッサによるメモ
リへのアクセスを制御するメモリ制御方法であって、 第１のプロセッサによる前記メモリへのアクセス要求及
び第２のプロセッサによる該メモリへのアクセス要求の
衝突を検出する検出工程と、 前記検出工程で衝突を検出した場合、前記第１プロセッ
サにメモリアクセスサイクルの引き伸ばしを指示するウ
エイト信号を出力する出力工程と、 前記第２プロセッサによるアクセス要求に基づくメモリ
アクセスを完了した後に、前記ウエイト信号を解除して
前記第１プロセッサによるアクセス要求に基づくメモリ
アクセスを行う制御工程とを備えることを特徴とするメ
モリ制御方法。 - 【請求項５】 前記第２プロセッサによるメモリアクセ
スはダイレクトメモリアクセスであることを特徴とする
請求項４に記載のメモリ制御方法。 - 【請求項６】 請求項１乃至請求項３のいずれかに記載
のメモリ制御装置を備えることを特徴とする記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18547397A JPH1131120A (ja) | 1997-07-10 | 1997-07-10 | メモリ制御方法及び装置及び該メモリ制御装置を備えた記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18547397A JPH1131120A (ja) | 1997-07-10 | 1997-07-10 | メモリ制御方法及び装置及び該メモリ制御装置を備えた記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131120A true JPH1131120A (ja) | 1999-02-02 |
Family
ID=16171390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18547397A Withdrawn JPH1131120A (ja) | 1997-07-10 | 1997-07-10 | メモリ制御方法及び装置及び該メモリ制御装置を備えた記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008065512A (ja) * | 2006-09-06 | 2008-03-21 | Denso Corp | データ処理装置 |
-
1997
- 1997-07-10 JP JP18547397A patent/JPH1131120A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008065512A (ja) * | 2006-09-06 | 2008-03-21 | Denso Corp | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |