JPH10161970A

JPH10161970A - 記録装置

Info

Publication number: JPH10161970A
Application number: JP33310296A
Authority: JP
Inventors: Mutsuaki Ookubo; 睦聡大久保
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】ＤＭＡ要求が発生しているときにＣＰＵから
ループ命令がくると、ＡＳＩＣはループ命令が終了する
までＤＭＡ処理を待機させるため、処理時間の制限され
たＤＭＡ処理に影響を与える。【解決手段】ウェイト機能を有するＣＰＵ１にＡＳＩ
Ｃ３及びＲＯＭ４がシステムバス２により接続され、Ａ
ＳＩＣ３にＲＡＭバス５を介してＲＡＭ６が接続された
記録装置にあって、ＡＳＩＣ３によるＲＡＭ６のアクセ
スをＣＰＵ１のバスサイクルに同期させることなく実行
させ、かつＣＰＵ１がＲＡＭ６のアクセスを要求した時
にＣＰＵ１によるＲＡＭバス５の使用を許可する制御手
段を設けた。これにより、ループ命令の実行の影響を受
けずにＤＭＡを実行できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵにより制御
される記録装置に関し、詳しくは印字制御にＡＳＩＣを
用いた記録装置に関するものである。

【０００２】

【従来の技術】プリンタ、複写機、ファクシミリ、ワー
ドプロセッサ等の各種の記録装置には、ＣＰＵ（Ｃｅｎ
ｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）が用いら
れている。このＣＰＵは、処理内容を記述したプログラ
ムに従って動作する。

【０００３】図２は従来の記録装置を示すブロック図で
ある。

【０００４】ＣＰＵ１はウェイト（ＷＡＩＴ）機能を有
し、このＣＰＵ１にはシステムバス２を介してＡＳＩＣ
（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩＣ）
３とＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）４が
接続されている。このＲＯＭ４は、記録装置の全体を管
理する為の制御プログラム、フォント（ｆｏｎｔ）情報
等を記憶している。また、ＡＳＩＣ３にはＲＡＭ（Ｒａ
ｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）バス５を介し
てＲＡＭ６が接続されている。このＲＡＭ６は、印字制
御用ワーク等の情報の書き込み（ｗｒｉｔｅ）及び読み
出し（ｒｅａｄ）のために用いられる。ＡＳＩＣ３は、
ＲＯＭ４及びＲＡＭ６の駆動、印字制御等に用いられ
る。

【０００５】更に、ＣＰＵ１とＡＳＩＣ３の間ではバス
制御信号７の授受が行われ、ＡＳＩＣ３とＲＯＭ４の間
ではＲＯＭ制御信号８の授受が行われ、ＡＳＩＣ３とＲ
ＡＭ６の間ではＲＡＭ制御信号９の授受が行われる。

【０００６】図３は図２の構成におけるＣＰＵ１がＲＯ
Ｍ４をアクセスしたときのタイミングチャートを示して
いる。まず、ＣＰＵ１はアドレス及びメモリアクセスの
種類を知らせる信号（リード／ライト信号の動作を区別
するための信号）等を発生する。ついで、ＣＰＵ１は、
アドレス、メモリアクセスの種類等が確定したことを知
らせる信号（以下、「ＡＳＸ信号」という）をアサート
（ａｓｓｅｒｔ）し（ｔ₃₁時点）、データ方向を入力に
セットし、ＤＳＸ信号をアサートする。そして、後記す
るウェイト信号からバスサイクル時間を判断し、所定の
時間の経過後にＤＳＸ信号をネゲートし、同時にデータ
を受け取り、ＡＳＸ信号をネゲート（ｎｅｇａｔｅ）し
（ｔ₃₃時点）、次のアクセス動作の準備をする。

【０００７】ＡＳＩＣ３はＣＰＵ１からＡＳＸ信号を受
けると、その時のアドレスによってどのメモリデバイス
にアクセスするのかを判定し、メモリアクセスの種類を
知らせる信号によってメモリアクセス動作の種類を判定
し、所定のメモリデバイスに所定のメモリ制御信号を付
与する。この時、選択されたデバイスがアクセス速度の
遅いものであった場合、メモリアクセス動作の延期を要
求するウェイト（ＷＡＩＴ）信号をアサートし、メモリ
デバイスがメモリアクセスに対して応答可能な時間にな
るような時点でウェイト信号をネゲートする。選択され
たメモリデバイスはＡＳＩＣ３からの制御信号を受ける
と、適当なアドレスからデータを読み出す処理を実行す
る（ｔ₃₂時点）。

【０００８】図４はＣＰＵ１によってＲＡＭ６をアクセ
スしたときのタイムチャートを示している。ここではＲ
ＡＭ６にＤ−ＲＡＭを用いるものとし、そのアクセス速
度はバスサイクルよりも速いものとする。したがって、
以下においてはＲＡＭ６をＤ−ＲＡＭと言い換えて説明
する。

【０００９】この場合、ＣＰＵ１は最初にＤ−ＲＡＭの
アドレス、リード動作を知らせる信号を発生した後、Ａ
ＳＸ信号をアサートし、更にデータ方向を入力にセット
してＤＳＸをアサートする。ＡＳＩＣ３はＣＰＵ１から
ＡＳＸ信号を受けると、その時のアドレスによってアク
セスするＤ−ＲＡＭを判定し、Ｄ−ＲＡＭのアドレスに
ＲＯＷアドレスをセットし（ｔ₄₁時点）、ＲＡＳＸ信号
をアサートする。その後、予め設定した時間の経過後、
Ｄ−ＲＡＭのアドレスにＣＯＬＵＭＮアドレスをセット
し（ｔ₄₂時点）てＣＡＳＸ信号をアサートする（ｔ₄₃時
点）と同時に、Ｄ−ＲＡＭにデータの出力を要求する命
令であるＯＥＸ信号をアサートする。

【００１０】Ｄ−ＲＡＭはＡＳＩＣ３からの制御信号９
を受け、指定されたアドレスの内容をＲＡＭバス５に乗
せる動作を実行する（ｔ₄₄時点）。このとき、Ｄ−ＲＡ
Ｍのアクセス速度がバスサイクルよりも速い条件なの
で、ＡＳＩＣ３はウェイト信号をネゲートのまま所定の
タイミングで各制御信号をネゲートし、システムバス２
にＲＡＭバス５のデータを繰り返す動作を実行する。Ｃ
ＰＵ１はウェイト信号がウェイト信号サンプリングタイ
ミングでネゲートされていることを確認すると、ＡＳＸ
及びＤＳＸをネゲートする（ｔ₄₅時点）と同時にデータ
をラッチし、バスサイクルを終了する。

【００１１】図５はＡＳＩＣ３のダイレクトメモリアク
セス動作の概要を説明するタイミングチャートを示して
いる。ダイレクトメモリアクセス（ＤＭＡ）動作は、Ｃ
ＰＵ１がシステムバス２のみを使用するバスサイクル
（例えば、ＲＯＭアクセス時等）において、開放されて
いるＲＡＭバス５を用いてＡＳＩＣ３が直接にＤ−ＲＡ
Ｍをアクセスする処理である。

【００１２】ＣＰＵ１は、最初にアドレス及びメモリア
クセスの種類を知らせる信号（リード動作、ライト動作
の区別等）を発生し、アドレス、メモリアクセスの種類
等が確定したことを知らせる信号（例えば、ＡＳＸの様
な信号名）をアサートし、データ方向を入力にセットし
てＤＳＸ信号をアサートする（ｔ₅₁時点）。ウェイト信
号からバスサイクル時間を判断し、所定時間後にＤＳＸ
信号をネゲートする（ｔ₅₅時点）。同時に、データを受
け取り、ＡＳＸ信号をネゲートして次のアクセス動作の
準備を実行する。ＡＳＩＣ３はＣＰＵ１からＡＳＸ信号
を受けると、その時点のアドレスによってどのメモリデ
バイスにアクセスするか否かを判定し、メモリアクセス
の種類を知らせる信号によってメモリアクセス動作の種
類を判定し、所定のメモリデバイスに所定の制御信号を
付与する。

【００１３】このとき、選択されたデバイスがアクセス
速度の遅いものであった場合、メモリアクセス動作の延
期を要求するウェイト信号をサポートし、メモリアクセ
ス動作がメモリデバイスで応答可能な時間になるような
時点でウェイト信号をネゲートする。メモリデバイスは
ＡＳＩＣ３からの制御信号を受け、適当なアドレスから
データを読み出す動作を実行する。そして、ＡＳＩＣ３
内部でＤＭＡ要求が発生していれば、ＡＳＩＣ３は上記
の動作と同時に開放されているＲＡＭバス５を使用し
て、次のようなＲＡＭアクセスを発生する（このとき、
Ｄ−ＲＡＭのアクセス速度はバスサイクルより速いもの
とする）。

【００１４】ＡＳＩＣ３はＤＭＡ要求を発生しているア
ドレスに基づいて、アクセスするＤ−ＲＡＭを判定し、
Ｄ−ＲＡＭのＤＭＡのＲＯＷアドレスをセット（ｔ₅₀時
点）してＲＡＳＸ信号をアサートする（ｔ₅₁時点）。そ
の後、設定時間後にＤ−ＲＡＭのアドレスにＤＭＡのＣ
ＯＬＬＵＭＮアドレスをセットし（ｔ₅₂時点）てＣＡＳ
Ｘ信号をアサートする（ｔ₅₃時点）。ここではＣＡＳＸ
信号のアサートと同時にＤ−ＲＡＭにデータの出力を要
求するＯＥＸ信号をアサートする（ｔ₅₃時点）。Ｄ−Ｒ
ＡＭはＡＳＩＣ３からの制御信号９を受信すると、指定
されたアドレスの内容をＲＡＭバス５に乗せる処理を実
行する。ＡＳＩＣ３は、そのときのＲＡＭバス５上のデ
ータをラッチし（ｔ₅₄時点）、ＤＭＡ要求を発生してい
る内部ブロックへデータを転送する。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来例では、ＤＭＡ要求が発生しているときにＣＰＵ１か
らループ命令（ブロック転送命令等の命令フェッチを伴
わない連続ＲＡＭアクセス動作命令）が来た場合、ＡＳ
ＩＣ３はループ命令が終了するまでＤＭＡ処理を待機さ
せ、ＲＡＭバス５が開放された時点でＤＭＡ処理を実行
する。

【００１６】ところが、記録装置においては、記録ヘッ
ド制御ＤＭＡ処理等のように処理時間が制限されたＤＭ
Ａ処理を多数含んでいるため、ＤＭＡを長時間待機させ
ることはできない。

【００１７】そこで、従来においては、ループ命令の使
用を禁止したり、バス調停を行って強制的にＲＡＭバス
５を開放する等の処理を行うことにより上記の問題を回
避していた。しかし、ループ命令の使用を禁止する方法
を採用した場合、高速にデータ転送を行うことのできる
ブロック転送命令等のメリットの大きいループ命令が使
用できないという問題が残される。しいてバス調停を用
いようとすれば、複雑なバス調停回路を設ける必要があ
るほか、バス調停のためのネゴシエーション時間等によ
りＤＭＡ効率が低下するという問題がある。

【００１８】本発明は上記の問題点に鑑み、ＲＡＭバス
が開放されなくともＡＳＩＣによるＤＭＡ処理が実行可
能な記録装置を提供することを目的としている。

【００１９】

【課題を解決するための手段】本出願に係る発明の目的
を実現する構成は、請求項１に記載のように、ウェイト
機能を有するＣＰＵにＲＯＭ及びＡＳＩＣがシステムバ
スにより接続され、前記ＡＳＩＣにＲＡＭバスを介して
ＲＡＭが接続された記録装置において、前記ＡＳＩＣに
よる前記ＲＡＭのアクセスを前記ＣＰＵのバスサイクル
に同期させることなく実行させるとともに、前記ＣＰＵ
が前記ＲＡＭのアクセスを要求したときに前記ＣＰＵに
よる前記ＲＡＭバスの使用を許可する制御手段を備えた
構成にある。

【００２０】この構成によれば、ループ命令等を実行す
るためのＲＡＭアクセスがＣＰＵによって行われたと
き、その実行がバスサイクルとは無関係に行われる。一
方、ＡＳＩＣがＲＡＭをアクセスするとき、ＣＰＵによ
るＡＳＩＣのアクセスに影響されることなく、バスサイ
クルの間にＡＳＩＣからＲＡＭのアクセスを直接に行う
ことができる。したがって、ＡＳＩＣによるＲＡＭアク
セスは、ＣＰＵによるループ命令の実行による影響を受
けることなく実行することが可能になる。

【００２１】本出願に係る発明の目的を実現する具体的
な構成は、請求項２に記載のように、前記ＡＳＩＣによ
るＲＡＭアクセスはＤＭＡであり、前記ＣＰＵによるＲ
ＡＭアクセスは命令フェッチを伴わない連続ＲＡＭアク
セス動作にすることができる。

【００２２】この構成によれば、ＣＰＵがループ命令を
使用した場合、このループ命令はＣＰＵのバスサイクル
とは無関係に実行され、一方、ＤＭＡ処理はバスサイク
ルの間にＡＳＩＣからＲＡＭのアクセスを直接に行うこ
とができる。したがって、ＤＭＡはＣＰＵによるループ
命令の実行による影響を受けることなく実行することが
可能になる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００２４】図１は本発明による記録装置の動作を示す
タイミングチャートである。

【００２５】本発明による記録装置の全体構成は、図２
に示した通りであるが、ＡＳＩＣ３の機能は異なってい
る。すなわち、本発明におけるＡＳＩＣ３は、ｔ₁の時
点でＤＭＡ要求が発生すると、ＡＳＸ信号の立ち下がり
を待つことなく、ｔ₂の時点でＲＡＭ６（Ｄ−ＲＡＭ）
のアドレスにＤＭＡのＲＯＷアドレスをセットし、ＲＡ
ＳＸ信号をアサートする（ｔ₃時点）。その後、予め設
定した時間後（ｔ₄時点）にＤ−ＲＡＭのアドレスにＤ
ＭＡのＣＯＬＬＵＭＮアドレスをセットしてＣＡＳＸ信
号をアサートする（ｔ₅時点）。なお、本実施の形態に
おいては、ＣＡＳＸ信号と同時にＯＥＸ信号（Ｄ−ＲＡ
Ｍに対してデータの出力を要求する命令）のアサートも
行っている（ｔ₅時点）。

【００２６】Ｄ−ＲＡＭはＡＳＩＣ３からの制御信号９
を受けて指定されたアドレスの内容をＲＡＭバス５に乗
せる処理を実行する（ｔ₆時点）。ＡＳＩＣ３は、その
時のＲＡＭバス５上のデータをラッチし、ＤＭＡ要求を
発生しているＡＳＩＣ３の内部ブロックにデータを転送
する（ｔ₆時点）。

【００２７】以上のように、本発明によるＡＳＩＣ３は
ＣＰＵ１のバスサイクルに対し、どの時点でも非同期で
ＲＡＭバス５を通してＤＭＡアクセスを行う。そして、
ＡＳＸ信号の立ち下がりによって、ＡＳＩＣ３がＣＰＵ
１によるＤ−ＲＡＭアクセスであることを判定すると、
ＣＰＵ１に対してバスサイクルの延期を要求するウェイ
ト（ＷＡＩＴ）信号をアサートし、ＲＡＭバス５のＤＭ
Ａアクセスの区切りでＣＰＵ１によるＲＡＭアクセスを
開始する。

【００２８】その後、ＡＳＩＣ３は所定のタイミングで
ウェイト信号をネゲートし（ｔ₇時点）、システムバス
２にＲＡＭバス５のデータを返す処理を実行する（ｔ₈
時点）。ＣＰＵ１はウェイト信号サンプリングタイミン
グでウェイト信号がネゲートされたことを確認すると、
ＡＳＸ、ＤＳＸの各信号をネゲートする（ｔ₉時点）と
同時にデータをラッチし、バスサイクルを終了する。Ｃ
ＰＵ１によるＲＡＭアクセスを終了したＡＳＩＣ３は、
再びＤＭＡによるＲＡＭアクセスを開始する（ｔ₁₀時
点）。

【００２９】この時、ＣＰＵ１が連続したＲＡＭアクセ
スを発生していた場合においても、ＣＰＵ１によるＲＡ
Ｍアクセスの終了から次のＲＡＭアクセスのためのＡＳ
Ｘ信号のアサートまでに必ず若干の時間があることか
ら、ＤＭＡによるＲＡＭアクセスが中断することはな
い。

【００３０】なお、上記した本発明の処理を実行するた
めには、若干の回路の追加が必要になる。しかし、複数
のＤＭＡ処理の優先順位を管理するブロックに対し、Ｃ
ＰＵ１が最優先でＲＡＭアクセスするための機能を有す
るのみでよいため、従来のバス調停回路のような複雑な
構成になることはない。

【００３１】

【発明の効果】以上説明したように、請求項１に示した
本発明は、ウェイト機能を有するＣＰＵにＲＯＭ及びＡ
ＳＩＣがシステムバスにより接続され、前記ＡＳＩＣに
ＲＡＭバスを介してＲＡＭが接続された記録装置におい
て、前記ＡＳＩＣによる前記ＲＡＭのアクセスを前記Ｃ
ＰＵのバスサイクルに同期させることなく実行させると
共に、前記ＣＰＵが前記ＲＡＭのアクセスを要求したと
きに前記ＣＰＵによる前記ＲＡＭバスの使用を許可する
制御手段を備えた構成にしたので、ＡＳＩＣによるＲＡ
ＭアクセスがＣＰＵによるＲＡＭアクセス影響を受ける
ことなく実行することが可能になる。また、ＣＰＵのバ
スサイクル間における無駄な時間をＡＳＩＣによるＲＡ
Ｍアクセスに割り当てることが可能になり、処理効率の
向上が可能になる。

【００３２】請求項２に示した本発明は、前記ＡＳＩＣ
によるＲＡＭアクセスはＤＭＡであり、前記ＣＰＵによ
るＲＡＭアクセスは命令フェッチを伴わない連続ＲＡＭ
アクセス動作にしたので、ＤＭＡがＣＰＵによるループ
命令の実行による影響を受けることなく実行することが
可能になる。

【図面の簡単な説明】

【図１】本発明による記録装置の動作を示すタイミング
チャートである。

【図２】従来の記録装置を示すブロック図である。

【図３】図２の構成におけるＣＰＵがＲＯＭをアクセス
したときの動作を示すタイミングチャートである。

【図４】図２の構成におけるＣＰＵがＲＡＭをアクセス
したときの動作を示すタイミングチャートである。

【図５】ＡＳＩＣのダイレクトメモリアクセス動作の概
要を説明するタイミングチャートである。

【符号の説明】

１ＣＰＵ２システムバス３ＡＳＩＣ４ＲＯＭ５ＲＡＭバス６ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】ウェイト機能を有するＣＰＵにＲＯＭ及
びＡＳＩＣがシステムバスにより接続され、前記ＡＳＩ
ＣにＲＡＭバスを介してＲＡＭが接続された記録装置に
おいて、前記ＡＳＩＣによる前記ＲＡＭのアクセスを前記ＣＰＵ
のバスサイクルに同期させることなく実行させると共
に、前記ＣＰＵが前記ＲＡＭのアクセスを要求したとき
に前記ＣＰＵによる前記ＲＡＭバスの使用を許可する制
御手段を備えたことを特徴とする記録装置。
【請求項２】前記ＡＳＩＣによるＲＡＭアクセスはＤ
ＭＡであり、前記ＣＰＵによるＲＡＭアクセスは命令フ
ェッチを伴わない連続ＲＡＭアクセス動作であることを
特徴とする請求項１記載の記録装置。