JPH01249360A - プリンタの印刷制御回路及びその制御方式 - Google Patents
プリンタの印刷制御回路及びその制御方式Info
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- JPH01249360A JPH01249360A JP7621388A JP7621388A JPH01249360A JP H01249360 A JPH01249360 A JP H01249360A JP 7621388 A JP7621388 A JP 7621388A JP 7621388 A JP7621388 A JP 7621388A JP H01249360 A JPH01249360 A JP H01249360A
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- cpu
- bus line
- print control
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- printer control
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/485—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes
- B41J2/505—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements
Landscapes
- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明はドツト単位に展開した画像データを格納する画
像ＲＡＭを有するプリンタの印刷制御回路及びその制御
方式に係り、更に詳細には、制御メモリ、プリント制御
部その他のデバイスとＣＰＵとのアクセスがＣＰＵバス
ラインを介して行われるプリンタの印刷制御回路及びそ
の制御方式に関する。
像ＲＡＭを有するプリンタの印刷制御回路及びその制御
方式に係り、更に詳細には、制御メモリ、プリント制御
部その他のデバイスとＣＰＵとのアクセスがＣＰＵバス
ラインを介して行われるプリンタの印刷制御回路及びそ
の制御方式に関する。
「従来の技術」
従来よりマイクロコンピュータにより構成される各種応
用システム分野においては、システム設計の容易化と汎
用化更には低価格化等を図る為に、マイクロコンピュー
タを構成する各種機能を、ＣＰＵ 、コントロールＬＳ
Ｉ 、メモリＬＳＩのように分割化し、これらの機能モ
ジュール（以下デバイスという）同士をバックボード等
に形成されたＣＰＵバスラインを介して接続し、所定の
制御を行うよう構成したものが多い。
用システム分野においては、システム設計の容易化と汎
用化更には低価格化等を図る為に、マイクロコンピュー
タを構成する各種機能を、ＣＰＵ 、コントロールＬＳ
Ｉ 、メモリＬＳＩのように分割化し、これらの機能モ
ジュール（以下デバイスという）同士をバックボード等
に形成されたＣＰＵバスラインを介して接続し、所定の
制御を行うよう構成したものが多い。
例えばレーザプリンタその他のプリンタの印刷制御シス
テムにおいては、第５図に示すように、印刷制御用プロ
グラムが記憶されている制御用ＲＯＭ＋（読出し専用メ
モリ）、文字パターンが記憶されているフォノ）ＲＯＭ
２．入力部を介してホスト側より入力したデータを格納
するバッファＲＡＭ３ （随時書込み可能メモリ）、該
バッファＲＡＭ ３に格納されたデータをドツト単位に
展開した画像データ（以下ビデオデータという）として
格納する画像ＲＡＭ ４’等のメモリデバイスに加えて
、ホスト側より画像データを所定タイミングで取り込む
入力部５、画像ＲＡＭ ４’よりプリンタ駆動部６にビ
デオデータを送信するプリンタ制御部１０゛等のコント
ロールデバイスをＣＰＵバスライン７を介してＣＰＵ
８に接続し、該ｃｐｕ ａのプログラム制御に基づいて
画像ＲＡＭ ４’よりプリンタ制御部１０°側に転送さ
れたースキャンライン分−括若しくは転送の必要に応じ
てＣＰＵ ８のデータ幅毎、順次転送されたデータをシ
リアル変換しビデオデータとして出力して所定の印字動
作を行うとともに、これと並行して画像ＲＡＭ ４’の
所定の格納領域分（バンド幅分）転送終了後の空き債域
にバッファＲＡＭ ３より次の画像データをドツト展開
し、以下−百分の画像データの印刷が終了するまでかか
る動作を繰り返すよう構成している。
テムにおいては、第５図に示すように、印刷制御用プロ
グラムが記憶されている制御用ＲＯＭ＋（読出し専用メ
モリ）、文字パターンが記憶されているフォノ）ＲＯＭ
２．入力部を介してホスト側より入力したデータを格納
するバッファＲＡＭ３ （随時書込み可能メモリ）、該
バッファＲＡＭ ３に格納されたデータをドツト単位に
展開した画像データ（以下ビデオデータという）として
格納する画像ＲＡＭ ４’等のメモリデバイスに加えて
、ホスト側より画像データを所定タイミングで取り込む
入力部５、画像ＲＡＭ ４’よりプリンタ駆動部６にビ
デオデータを送信するプリンタ制御部１０゛等のコント
ロールデバイスをＣＰＵバスライン７を介してＣＰＵ
８に接続し、該ｃｐｕ ａのプログラム制御に基づいて
画像ＲＡＭ ４’よりプリンタ制御部１０°側に転送さ
れたースキャンライン分−括若しくは転送の必要に応じ
てＣＰＵ ８のデータ幅毎、順次転送されたデータをシ
リアル変換しビデオデータとして出力して所定の印字動
作を行うとともに、これと並行して画像ＲＡＭ ４’の
所定の格納領域分（バンド幅分）転送終了後の空き債域
にバッファＲＡＭ ３より次の画像データをドツト展開
し、以下−百分の画像データの印刷が終了するまでかか
る動作を繰り返すよう構成している。
「発明が解決しようとする課題」
しかしながらかかるプログラム制御方式においては、ｃ
ｐｕ ｓが制御用Ｒ（ＤＩ ｌの内容に従い−アドレス
単位毎にプログラムを読出しながらデータ転送を行う為
に必然的にＣＰＵ８の負担が大きくなり、且つ高速化に
対応するのが困難である。
ｐｕ ｓが制御用Ｒ（ＤＩ ｌの内容に従い−アドレス
単位毎にプログラムを読出しながらデータ転送を行う為
に必然的にＣＰＵ８の負担が大きくなり、且つ高速化に
対応するのが困難である。
この為ＣＰＵ ８の動作とは独立させてプリンタ制御部
１０’ と画像ＲＡＭ ４’との間でデータ転送を行
うＤＭＡコントローラ８１を設け、該ＤＭＡコントロー
ラ８１によりプリンタ制御部１０′ のビデオデータの
転送を行うように構成する事によりＣＰＵ ８の負担を
軽減したものが存在するが、かかる従来技術においても
プリンタ制御部１０°と画像ＲＡＭ ４’間がＣＰＵバ
スライン７を介して接続している為に、データ転送中は
ＣＰＵ ８が制御用ＲＯＭ １その他のデバイスとアク
セスする事は不可能であり、結果としてデータ転送中Ｃ
ＰＵ ８の動作を中断せざるを得ないという問題が生じ
る。
１０’ と画像ＲＡＭ ４’との間でデータ転送を行
うＤＭＡコントローラ８１を設け、該ＤＭＡコントロー
ラ８１によりプリンタ制御部１０′ のビデオデータの
転送を行うように構成する事によりＣＰＵ ８の負担を
軽減したものが存在するが、かかる従来技術においても
プリンタ制御部１０°と画像ＲＡＭ ４’間がＣＰＵバ
スライン７を介して接続している為に、データ転送中は
ＣＰＵ ８が制御用ＲＯＭ １その他のデバイスとアク
セスする事は不可能であり、結果としてデータ転送中Ｃ
ＰＵ ８の動作を中断せざるを得ないという問題が生じ
る。
かかる欠点を解消する為に、第６図に示すようにシリア
ルのボートを持ったＤＵＡＬ ＰＯＲＴを組込んだ画像
１’ｌＡＭ ４１をもちいるとともに、該画像ＲＡＭ
４１とプリンタ制御部１０’間をバイパスさせたデータ
バス４２で接続し、該バイパスデータバス４２を介して
データ転送を行うよう構成したものも存在するが、かか
る従来技術においては前記画像ＲＡＭ ４’にＤＵＡＬ
ＰＯＲＴ ＲＡ）ｌを組込んだものを用いる為に必然
的に製造コストが大になる。
ルのボートを持ったＤＵＡＬ ＰＯＲＴを組込んだ画像
１’ｌＡＭ ４１をもちいるとともに、該画像ＲＡＭ
４１とプリンタ制御部１０’間をバイパスさせたデータ
バス４２で接続し、該バイパスデータバス４２を介して
データ転送を行うよう構成したものも存在するが、かか
る従来技術においては前記画像ＲＡＭ ４’にＤＵＡＬ
ＰＯＲＴ ＲＡ）ｌを組込んだものを用いる為に必然
的に製造コストが大になる。
而も該画像ＲＡＭ ４’をダイナミックＲＡＭを用いて
構成した場合に、そのリフレッシュ動作中ｃｐｕ ｅの
動作を中断しなければならず、結果としてＣＰＵ８の処
理能力の一層の向上を図るのが困難になる。
構成した場合に、そのリフレッシュ動作中ｃｐｕ ｅの
動作を中断しなければならず、結果としてＣＰＵ８の処
理能力の一層の向上を図るのが困難になる。
本発明はかかる従来技術の欠点に鑑み、ＣＰＵの処理負
担を軽減しつつ且つ制御回路全体の処理簡力を向上させ
、高速化に対応し得るプリンタの印刷制御回路及びその
制御方式を提供する番を目的とする。
担を軽減しつつ且つ制御回路全体の処理簡力を向上させ
、高速化に対応し得るプリンタの印刷制御回路及びその
制御方式を提供する番を目的とする。
「課題を解決する為の手段」
本発明はかかる技術的課題を達成する為に第１図及び第
３図に示すように、 請求項１）に記載されているプリンタの印刷制御回路に
おいては。
３図に示すように、 請求項１）に記載されているプリンタの印刷制御回路に
おいては。
Ａ 、 ＣＰＵ 、＜スライン７と接続しているプリン
タ制ＬｆｆｆｉｌＯに、ＣＰＵバスライン７と切り離さ
れた。少なくともアドレス及びデータバスを含む別異の
バスライン９を設けた点 Ｂ、ドツト単位に展開したビデオデータを格納すル画ｆ
ｆｉＲＡＭ ４ をＣＰＵバスライン９と直結させずに
、前記別異のバスライン９を介してプリンタ制御部１０
と接続させた点、 Ｃ、プリンタ制御部１０内にｃｐｕ ｓが少なくともプ
リンタ制御部１０以外のデバイスとアクセスしている■
＄を検知する検知手段１１０を設けた点Ｄ、前記検知手
段１１０よりの信号に基づき、画像ＲＡＭ ４ とプリ
ンタ制御部１０間をアクセスし、両者間でデータ転送若
しくはリプレー２シユ動作の内選択された一のアクセス
動作■■を行う点を必須構成要件とするプリンタの印刷
制御回路を提案する。
タ制ＬｆｆｆｉｌＯに、ＣＰＵバスライン７と切り離さ
れた。少なくともアドレス及びデータバスを含む別異の
バスライン９を設けた点 Ｂ、ドツト単位に展開したビデオデータを格納すル画ｆ
ｆｉＲＡＭ ４ をＣＰＵバスライン９と直結させずに
、前記別異のバスライン９を介してプリンタ制御部１０
と接続させた点、 Ｃ、プリンタ制御部１０内にｃｐｕ ｓが少なくともプ
リンタ制御部１０以外のデバイスとアクセスしている■
＄を検知する検知手段１１０を設けた点Ｄ、前記検知手
段１１０よりの信号に基づき、画像ＲＡＭ ４ とプリ
ンタ制御部１０間をアクセスし、両者間でデータ転送若
しくはリプレー２シユ動作の内選択された一のアクセス
動作■■を行う点を必須構成要件とするプリンタの印刷
制御回路を提案する。
又請求項２）に記載されているプリンタの印刷制御方式
においては、前記請求項１）記載の必須要件Ａ及びＢに
加えて 該画像ＲＡＭ ４とプリンタ制御部１０間で行われるデ
ータ転送若しくはリフレッシュ動作の内、選択された一
のアクセス動作■（）が、 ＣＰＵ ８ とプリンタ制御部１０又はプリンタ制御部
１０を介してＣＰＵ８と画像ＲＡＭ ４間がアクセス■
している間は行わずに、少なくともｃｐｕ ａがプリン
タ制御部ＩＯ以外のデバイス例えば制御用ＲＯＭ ｌ
とアクセス■している際に行う点、 を必須要件とする印刷制御方式を提案する。
においては、前記請求項１）記載の必須要件Ａ及びＢに
加えて 該画像ＲＡＭ ４とプリンタ制御部１０間で行われるデ
ータ転送若しくはリフレッシュ動作の内、選択された一
のアクセス動作■（）が、 ＣＰＵ ８ とプリンタ制御部１０又はプリンタ制御部
１０を介してＣＰＵ８と画像ＲＡＭ ４間がアクセス■
している間は行わずに、少なくともｃｐｕ ａがプリン
タ制御部ＩＯ以外のデバイス例えば制御用ＲＯＭ ｌ
とアクセス■している際に行う点、 を必須要件とする印刷制御方式を提案する。
「作用」
前記したように、画像ＲＡＭ Ａ内ではホスト側より入
力させた画像データをドツト単位に展開した状態で格納
されている為に、ＣＰＵ ８の命令に基づくソフトウェ
アの力を借りる事なく、画像ＲＡＭ ４から読出すデー
タ転送サイクルはプリンタ制御部１０内のハードウェア
で全て実行可能であり、言い変えればｃｐｕ ａとのア
クセス動作を必要とする東なく実行可能である。
力させた画像データをドツト単位に展開した状態で格納
されている為に、ＣＰＵ ８の命令に基づくソフトウェ
アの力を借りる事なく、画像ＲＡＭ ４から読出すデー
タ転送サイクルはプリンタ制御部１０内のハードウェア
で全て実行可能であり、言い変えればｃｐｕ ａとのア
クセス動作を必要とする東なく実行可能である。
又画像ＲＡに４のリフレッシュ動作においても同様にプ
リンタ制御部１０内にリフレッシュ用アドレスカウンタ
を設け、これを更新しながら、リフレッシュ動作させた
りアドレスカウンタを必要とせずＲＡ）Ｉに対する制御
信号のタイミング制御によりリフレッシュ動作を行うこ
とが出来ることから、これもＣＰＵ ８とのアクセス動
作を必要とする事なく実行可能である。
リンタ制御部１０内にリフレッシュ用アドレスカウンタ
を設け、これを更新しながら、リフレッシュ動作させた
りアドレスカウンタを必要とせずＲＡ）Ｉに対する制御
信号のタイミング制御によりリフレッシュ動作を行うこ
とが出来ることから、これもＣＰＵ ８とのアクセス動
作を必要とする事なく実行可能である。
従ってＣＰＵバスライン７と直結しているプリンタ制御
部１０側に、ＣＰＵバスライン７と切離した別異のバス
ライン９を設け、ＣＰＵ８が少なくともプリンタ制御部
１０以外のデバイスとアクセス■している間に、プリン
タ制御部１０内のハードウェアに基づいて前記データ転
送及びリフレッシュ動作を行う奥により、これらのアク
セス動作■■によりＣＰＵバスライン７が占領される奥
なく常にフリ一の状態を維持出来る。
部１０側に、ＣＰＵバスライン７と切離した別異のバス
ライン９を設け、ＣＰＵ８が少なくともプリンタ制御部
１０以外のデバイスとアクセス■している間に、プリン
タ制御部１０内のハードウェアに基づいて前記データ転
送及びリフレッシュ動作を行う奥により、これらのアク
セス動作■■によりＣＰＵバスライン７が占領される奥
なく常にフリ一の状態を維持出来る。
この結果ＣＰυ８はこれらのアクセス動作により処理が
中断される事なく継続して処理が出来、結果としてＣＰ
ｔ１８の処理負担を軽減しつつ且つ印刷制御回路全体の
処理能力を大幅に向上させる事が出来る。
中断される事なく継続して処理が出来、結果としてＣＰ
ｔ１８の処理負担を軽減しつつ且つ印刷制御回路全体の
処理能力を大幅に向上させる事が出来る。
「実施例」
以下、図面を参照して本発明の好適な実施例を例示的に
詳しく説明する。ただしこの実施例に記載されている構
成部品の寸法、材質、形状、その相対配置などは特に特
定的な記載がない限りは、この発明の範囲をそれのみに
限定する趣旨ではなく、単なる説明例に過ぎない。
詳しく説明する。ただしこの実施例に記載されている構
成部品の寸法、材質、形状、その相対配置などは特に特
定的な記載がない限りは、この発明の範囲をそれのみに
限定する趣旨ではなく、単なる説明例に過ぎない。
第２図は本発明の実施例に係るプリンタの印刷制御回路
を示し、前記従来技術と同様に制御用ＲＯＭ１． フォ
ントＲＯＭ ２ 、入力部５ 、０ＰＵ ８ 、プリン
タ制御部１０を有し、これらはいずれもデータバス７ａ
、アドレスバス７ｂ、コントロールバス７ＣからなるＣ
ＰＵバスライン７に接続されている。
を示し、前記従来技術と同様に制御用ＲＯＭ１． フォ
ントＲＯＭ ２ 、入力部５ 、０ＰＵ ８ 、プリン
タ制御部１０を有し、これらはいずれもデータバス７ａ
、アドレスバス７ｂ、コントロールバス７ＣからなるＣ
ＰＵバスライン７に接続されている。
又プリンタ制御部１０には、ＣＰＵバスライン７と切り
離された、データバス９ａ、アドレスバス９ｂ、コント
ロールバス９Ｃからなる別異のバスライン（以下ローカ
ルバスライン９という）を設け、該バスライン８にダイ
ナミックＲＡＭからなる画像ＲＡＭ４を接続するととも
に、その出力側にプリンタ駆動部６を接続し、前記プリ
ンタ制御部１０よりシリアルに出力されるビデオデータ
に基づいて所定の印字動作が行われるよう構成する。
離された、データバス９ａ、アドレスバス９ｂ、コント
ロールバス９Ｃからなる別異のバスライン（以下ローカ
ルバスライン９という）を設け、該バスライン８にダイ
ナミックＲＡＭからなる画像ＲＡＭ４を接続するととも
に、その出力側にプリンタ駆動部６を接続し、前記プリ
ンタ制御部１０よりシリアルに出力されるビデオデータ
に基づいて所定の印字動作が行われるよう構成する。
次にプリンタ制御部１０及び画像ＲＡＭ ４の内部構成
について説明する。
について説明する。
プリンタ制御部１０は、ビデオデータをシリアルにプリ
ンタ駆動部６側に送信するシフトレジスタ１２Ｂ 、検
知手段１１０が内蔵されている制御回路１１、リフレッ
シュ動作及びデータ転送用その他の設定値を格納するバ
ッファレジスタ１４Ａ・・・とそれに対応するアドレス
カウンタ１３Ａ・・・、前記検知手段１１０よりの信号
に基づいて画像ＲＡＭ ４をアクセスして得られるビデ
オデータを一時保管するバッファレジスタ１２Ａ 、
ＣＰＵ ８からのアドレス情報と前記カウンタから出力
されるアドレス情報を選択尚前記制御回路１１に内蔵さ
れた検知手段１１０は、第４図に示すように信号をラッ
チ可能なインタフェースＩ ／ Ｆ １１１とアンド回
路１１２により構成され、後記するようにＣＰＵ ８よ
り出力された読出し指示信号をＩ ／ Ｆ １１１でラ
ッチし、ＣＰＵ ８より読出し解除信号が出力されるま
で、ＣＰＵ８が制ｉ用ＲＯＭ １をアクセス■した際に
コントロールバス７ａを介してこれを検知し、リフレッ
シュ又はデータ転送用のアドレスカウンタ１３Ａ・・・
とマルチプレクサ１５にアクセス許可信号を送出し、該
信号によりマルチプレクサ１５を介してアドレス情報を
画像ＲＡＭ Ａ側に送信しながらリフレッシュ■又はデ
ータ転送■を選択的に行う事が出来る。
ンタ駆動部６側に送信するシフトレジスタ１２Ｂ 、検
知手段１１０が内蔵されている制御回路１１、リフレッ
シュ動作及びデータ転送用その他の設定値を格納するバ
ッファレジスタ１４Ａ・・・とそれに対応するアドレス
カウンタ１３Ａ・・・、前記検知手段１１０よりの信号
に基づいて画像ＲＡＭ ４をアクセスして得られるビデ
オデータを一時保管するバッファレジスタ１２Ａ 、
ＣＰＵ ８からのアドレス情報と前記カウンタから出力
されるアドレス情報を選択尚前記制御回路１１に内蔵さ
れた検知手段１１０は、第４図に示すように信号をラッ
チ可能なインタフェースＩ ／ Ｆ １１１とアンド回
路１１２により構成され、後記するようにＣＰＵ ８よ
り出力された読出し指示信号をＩ ／ Ｆ １１１でラ
ッチし、ＣＰＵ ８より読出し解除信号が出力されるま
で、ＣＰＵ８が制ｉ用ＲＯＭ １をアクセス■した際に
コントロールバス７ａを介してこれを検知し、リフレッ
シュ又はデータ転送用のアドレスカウンタ１３Ａ・・・
とマルチプレクサ１５にアクセス許可信号を送出し、該
信号によりマルチプレクサ１５を介してアドレス情報を
画像ＲＡＭ Ａ側に送信しながらリフレッシュ■又はデ
ータ転送■を選択的に行う事が出来る。
画像ＲＡＭ ４は前記データ転送用のアドレスカウンタ
１３ＡのＸ−Ｙアドレス設定値により、画像内容に有っ
た最適な前記画像メモリ領域４Ａ（バンド幅）を設定可
能に構成され、これにより画像メモリ領域４Ａ設定後の
余白領域を入力部５よりの画像データの保存等のバッフ
ァメモリ４Ｂとして利用出来る。
１３ＡのＸ−Ｙアドレス設定値により、画像内容に有っ
た最適な前記画像メモリ領域４Ａ（バンド幅）を設定可
能に構成され、これにより画像メモリ領域４Ａ設定後の
余白領域を入力部５よりの画像データの保存等のバッフ
ァメモリ４Ｂとして利用出来る。
次にかかる実施例の動作について主として第２図に基づ
いて説明する。
いて説明する。
先ずプリント開始前にＣＰＩＪ ８よりｃｐｕバスライ
ン７を介してプリンタ制御部１０とアクセス■し、画像
ＲＡＭ ４のスタートアドレス、画像ＲＡＭ ４ （７
）バンド幅、−スキャンのデータ長等をプリンタ制御部
１０のレジスタ１４Ａ・・・に格納するとともに、該制
御部１０を介して画像ＲＡＭ ４とアクセスし指定され
た画像領域内にビデオデータを格納した後、ＣＰＵ８よ
り制御回路１１を介してプリンタ駆動部６偏にプリント
開始信号を送出する。そして制御回路１１側でプリンタ
駆動部６よりのプリント可能状態を検知した後、ＣＰＵ
８は前記制御回路１１に対し起動信号を送出し、これ
を受けて制御回路１１よりデータ転送用バッファレジス
タの内容（１４Ａ）をアドレスカウンタ＋３Ａにセット
した後、画像ＲＡ）ｌ ４の読出し指示信号を前記制御
回路１１の検知手段１１０に送出する。
ン７を介してプリンタ制御部１０とアクセス■し、画像
ＲＡＭ ４のスタートアドレス、画像ＲＡＭ ４ （７
）バンド幅、−スキャンのデータ長等をプリンタ制御部
１０のレジスタ１４Ａ・・・に格納するとともに、該制
御部１０を介して画像ＲＡＭ ４とアクセスし指定され
た画像領域内にビデオデータを格納した後、ＣＰＵ８よ
り制御回路１１を介してプリンタ駆動部６偏にプリント
開始信号を送出する。そして制御回路１１側でプリンタ
駆動部６よりのプリント可能状態を検知した後、ＣＰＵ
８は前記制御回路１１に対し起動信号を送出し、これ
を受けて制御回路１１よりデータ転送用バッファレジス
タの内容（１４Ａ）をアドレスカウンタ＋３Ａにセット
した後、画像ＲＡ）ｌ ４の読出し指示信号を前記制御
回路１１の検知手段１１０に送出する。
（該検知手段１１０では前記したように、前記読出爬指
不信号に基づいて制御用ＲＯＭ １をアクセス■）・ する毎に、データ転送用のアドレスカウンタ１３Ａとマ
ルチプレクサ１５にアクセス許可信号を送出し、該信号
によりアドレスカウンタ１３Ａ内に格納された読出しア
ドレスをマルチプレクサ１５を介して画像１’ｌＡ］４
４側に送信して該画像ＲＡＭ ４側よりビデオデータを
読出してレジスタに格納した後、前記アドレスカウンタ
１３Ａ内の読出しアドレスを更新し、以下制御用ＲＯＭ
ｌのアクセスサイクル中同様な動作を繰り返す、（第
３図■■参照）尚、アクセスサイクルに時間的余裕があ
れば第２のバッファレジスタＬ２Ａにも同様な動作を繰
り返す、そしてバッファレジスタ１２Ａ・・・に格納さ
れたビデオデータは逐次シフトレジスタ１２Ｂ側に吐き
出し、以後−ラインスキャンするまで次の制御用ＲＯＭ
ｌのアクセスサイクル中においても同様な動作を繰り
返す。
不信号に基づいて制御用ＲＯＭ １をアクセス■）・ する毎に、データ転送用のアドレスカウンタ１３Ａとマ
ルチプレクサ１５にアクセス許可信号を送出し、該信号
によりアドレスカウンタ１３Ａ内に格納された読出しア
ドレスをマルチプレクサ１５を介して画像１’ｌＡ］４
４側に送信して該画像ＲＡＭ ４側よりビデオデータを
読出してレジスタに格納した後、前記アドレスカウンタ
１３Ａ内の読出しアドレスを更新し、以下制御用ＲＯＭ
ｌのアクセスサイクル中同様な動作を繰り返す、（第
３図■■参照）尚、アクセスサイクルに時間的余裕があ
れば第２のバッファレジスタＬ２Ａにも同様な動作を繰
り返す、そしてバッファレジスタ１２Ａ・・・に格納さ
れたビデオデータは逐次シフトレジスタ１２Ｂ側に吐き
出し、以後−ラインスキャンするまで次の制御用ＲＯＭ
ｌのアクセスサイクル中においても同様な動作を繰り
返す。
そしてバッファレジスタ１２Ａ・・・へのビデオデータ
の格納が満杯になった場合又はリフレッシュサセス許可
信号を送出し、リフレッシュ用アドレスをマルチプレク
サ１５を介して画像ＲＡＭ Ａ側に送信し、あるいはＲ
ＡＭに対する制御信号をリフレッシュ動作させる様発生
させ所定のリフレッシュ動作を行う。（第３図■■参照
） 一方、ＣＰＵ８側では適宜間隔で、画像ＲＡＭ ４とア
クセスしデータを出力し終えた画像領域に次のビデオデ
ータを格納していく。
の格納が満杯になった場合又はリフレッシュサセス許可
信号を送出し、リフレッシュ用アドレスをマルチプレク
サ１５を介して画像ＲＡＭ Ａ側に送信し、あるいはＲ
ＡＭに対する制御信号をリフレッシュ動作させる様発生
させ所定のリフレッシュ動作を行う。（第３図■■参照
） 一方、ＣＰＵ８側では適宜間隔で、画像ＲＡＭ ４とア
クセスしデータを出力し終えた画像領域に次のビデオデ
ータを格納していく。
以後、プリンタ駆動側６に−スキャンラインのビデオデ
ータを送信するまで前記動作を繰り返し、モして−スキ
ャンライン分送信終了毎に、データ転送用のアドレスカ
ウンタ１３Ａをイニシャライズしつつ、且つ所定の画像
領域のビデオデータをプリント駆動部６側に送信するま
で前記動作を繰り返す。
ータを送信するまで前記動作を繰り返し、モして−スキ
ャンライン分送信終了毎に、データ転送用のアドレスカ
ウンタ１３Ａをイニシャライズしつつ、且つ所定の画像
領域のビデオデータをプリント駆動部６側に送信するま
で前記動作を繰り返す。
尚前記画像ＲＡＭ ４内の画像メモリ望城４Ａは。
データ転送用カウンタのＸ−Ｙアドレス指定により、自
由に可変する事が出来る為に、残余のメモリｉ４．□＝
、、、、、 ヲハッファメモリ４ＢとしてＣＰＵ ８とのアクセスに
工り自由に読出し書込みが可能であり、これにより多く
の演算を必要とするグラフィック画像等を画像ＲＡＭ
４に書込む場合に有効に利用出来、好ましい。
由に可変する事が出来る為に、残余のメモリｉ４．□＝
、、、、、 ヲハッファメモリ４ＢとしてＣＰＵ ８とのアクセスに
工り自由に読出し書込みが可能であり、これにより多く
の演算を必要とするグラフィック画像等を画像ＲＡＭ
４に書込む場合に有効に利用出来、好ましい。
「発明の効果」
以上記載した如く本発明によれば、ドツト単位に展開し
たビデオデータを格納する画像ＲＡＭ ４を有するプリ
ンタの印刷制御方式において、 ＣＰＵ ８の処理負担
を軽減しつつ且つ全体の処理能力を向上させ、高速化に
対応し得る等の種々の著効を有す。
たビデオデータを格納する画像ＲＡＭ ４を有するプリ
ンタの印刷制御方式において、 ＣＰＵ ８の処理負担
を軽減しつつ且つ全体の処理能力を向上させ、高速化に
対応し得る等の種々の著効を有す。
第１図は本発明の基本構成図、第２図乃至第４図は本発
明の実施例に係るプリンタの印刷制御回路を示し、第２
図はそのブロック図、第３図はタイムチャート図、第４
図は検出手段を示すブロック図である。第５図及び第６
図は従来技術に係るプリンタの印刷制御回路を示すブロ
ック図である。 手続補正書 平成元年６１３０日
明の実施例に係るプリンタの印刷制御回路を示し、第２
図はそのブロック図、第３図はタイムチャート図、第４
図は検出手段を示すブロック図である。第５図及び第６
図は従来技術に係るプリンタの印刷制御回路を示すブロ
ック図である。 手続補正書 平成元年６１３０日
Claims (1)
- 【特許請求の範囲】 １）制御メモリ、プリント制御部その他のデバイスとＣ
ＰＵ間がＣＰＵバスラインを介して接続しているプリン
タの印刷制御回路において、ドット単位に展開した画像
パターンを格納する画像ＲＡＭを、前記ＣＰＵバスライ
ンと切り離された別異のバスラインを介してプリント制
御部と接続させるとともに、該プリント制御部内にＣＰ
Ｕが少なくともプリント制御部以外のデバイスとアクセ
スしている事を検知する検知手段を設け、該検知手段よ
りの信号に基づき、画像ＲＡＭとプリント制御部間をア
クセスし、両者間でデータ転送若しくはリフレッシュ動
作の内選択された一のアクセス動作を行う事を特徴とす
るプリンタの印刷制御回路 ２）制御メモリ、プリント制御部その他のデバイスとＣ
ＰＵとのアクセスがＣＰＵバスラインを介して行われる
プリンタの印刷制御方式において、ドット単位に展開し
た画像パターンを格納する画像ＲＡＭを、前記ＣＰＵバ
スラインと切り離された別異のバスラインを介してプリ
ント制御部と接続させるとともに、該画像ＲＡＭとプリ
ント制御部間で行われるデータ転送若しくはリフレッシ
ュ動作の内、選択された一のアクセス動作を、少なくと
もＣＰＵがプリント制御部以外のデバイスとアクセスし
ている際に行う事を特徴とするプリンタの印刷制御方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7621388A JPH01249360A (ja) | 1988-03-31 | 1988-03-31 | プリンタの印刷制御回路及びその制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7621388A JPH01249360A (ja) | 1988-03-31 | 1988-03-31 | プリンタの印刷制御回路及びその制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01249360A true JPH01249360A (ja) | 1989-10-04 |
Family
ID=13598896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7621388A Pending JPH01249360A (ja) | 1988-03-31 | 1988-03-31 | プリンタの印刷制御回路及びその制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01249360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467964A (ja) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | ページプリンタ印刷制御方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514530A (en) * | 1978-07-17 | 1980-02-01 | Casio Comput Co Ltd | Refresh control unit |
| JPS5866989A (ja) * | 1981-10-16 | 1983-04-21 | 三洋電機株式会社 | リフレツシユメモリのアクセス方式 |
| JPS5968892A (ja) * | 1982-10-09 | 1984-04-18 | Canon Inc | ダイナミツクｒａｍを用いた高速メモリにおけるリフレツシユ方式 |
| JPS61150188A (ja) * | 1984-12-25 | 1986-07-08 | Alps Electric Co Ltd | リフレツシユ回路 |
-
1988
- 1988-03-31 JP JP7621388A patent/JPH01249360A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514530A (en) * | 1978-07-17 | 1980-02-01 | Casio Comput Co Ltd | Refresh control unit |
| JPS5866989A (ja) * | 1981-10-16 | 1983-04-21 | 三洋電機株式会社 | リフレツシユメモリのアクセス方式 |
| JPS5968892A (ja) * | 1982-10-09 | 1984-04-18 | Canon Inc | ダイナミツクｒａｍを用いた高速メモリにおけるリフレツシユ方式 |
| JPS61150188A (ja) * | 1984-12-25 | 1986-07-08 | Alps Electric Co Ltd | リフレツシユ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467964A (ja) * | 1990-07-09 | 1992-03-03 | Fujitsu Ltd | ページプリンタ印刷制御方式 |
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