JPS61198344A - ブロツクデ−タ書込方式 - Google Patents
ブロツクデ−タ書込方式Info
- Publication number
- JPS61198344A JPS61198344A JP60039142A JP3914285A JPS61198344A JP S61198344 A JPS61198344 A JP S61198344A JP 60039142 A JP60039142 A JP 60039142A JP 3914285 A JP3914285 A JP 3914285A JP S61198344 A JPS61198344 A JP S61198344A
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- Japan
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- timing
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置等における記憶装置のブロックデ
ータ書込方式に関する。
ータ書込方式に関する。
従来の情報処理装置では演算処理部に高速の記憶部を設
け、主記憶部の内容の一部を記憶しておき、演算処理部
からみた主記憶部に対するアクセスタイムを改善するバ
ッファメモリ方式をとるのが一般的である。通常演算処
理部におかれた高速記憶部をキャッシュメモリと呼んで
いる。また、大型の情報処理装置では複数個の演算処理
部と周辺制御部をもつことが多く、主記憶部に対して請
求される総データ転送量は大きくなってきている。
け、主記憶部の内容の一部を記憶しておき、演算処理部
からみた主記憶部に対するアクセスタイムを改善するバ
ッファメモリ方式をとるのが一般的である。通常演算処
理部におかれた高速記憶部をキャッシュメモリと呼んで
いる。また、大型の情報処理装置では複数個の演算処理
部と周辺制御部をもつことが多く、主記憶部に対して請
求される総データ転送量は大きくなってきている。
総データ転送量を向上するためには一回当りのデータ幅
を大きくするか、インターリーブ数をふやす等の方法が
とられる。総データ転送量がシステムの要求性能を満足
させることができないとバッファメモリ方式を採用して
いても記憶部へのアクセスが待たされることで実効的な
アクセスタイムが悪くなってしまう。その結果複数台あ
る演算処理部が各々が持っている最高性能を発揮できな
いことになる。
を大きくするか、インターリーブ数をふやす等の方法が
とられる。総データ転送量がシステムの要求性能を満足
させることができないとバッファメモリ方式を採用して
いても記憶部へのアクセスが待たされることで実効的な
アクセスタイムが悪くなってしまう。その結果複数台あ
る演算処理部が各々が持っている最高性能を発揮できな
いことになる。
以上のような状況が生じるのは一般に主記憶部に使用し
ている記憶素子がダイナミック型ＲＡＭ（Ｄ−ＲＡＭ：
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍｋｃｃｅｓｓ Ｍｅｍｏ
ｒｙ ）といわれるもので演算処理部のクロック周期に
比べ大幅に遅いためである。Ｄ−ＲＡＭの集積度すなわ
ち記憶容量は４倍で向上しているがアクセス、サイクル
については現状のままで変っていない。一方、演算処理
部は集積度向上とともに遅延時間が小さくなっているの
でクロック周期はますます小さくなシ主記憶部とのギャ
ップが拡大する一方である。
ている記憶素子がダイナミック型ＲＡＭ（Ｄ−ＲＡＭ：
Ｄｙｎａｍｉｃ Ｒａｎｄｏｍｋｃｃｅｓｓ Ｍｅｍｏ
ｒｙ ）といわれるもので演算処理部のクロック周期に
比べ大幅に遅いためである。Ｄ−ＲＡＭの集積度すなわ
ち記憶容量は４倍で向上しているがアクセス、サイクル
については現状のままで変っていない。一方、演算処理
部は集積度向上とともに遅延時間が小さくなっているの
でクロック周期はますます小さくなシ主記憶部とのギャ
ップが拡大する一方である。
最近大型システムにおいては以上の問題を解決する方法
として演算処理部と主記憶部の間に高速または中速の比
較的大容量のシステムキャッシュ（またけセカンドキャ
ッシュ）を持つ方法が一般的釦なってきている。
として演算処理部と主記憶部の間に高速または中速の比
較的大容量のシステムキャッシュ（またけセカンドキャ
ッシュ）を持つ方法が一般的釦なってきている。
実際の使用例としては文献日経エレクトロニクス１９８
１．１０．２６ 号３階層メモリ方式や高密度化技術に
より性能向上を図った大型コンピュータＭ−３８０／３
８２に詳しくでている。
１．１０．２６ 号３階層メモリ方式や高密度化技術に
より性能向上を図った大型コンピュータＭ−３８０／３
８２に詳しくでている。
システムキャッシュ付のシステムにおいては主記憶部と
システムキャッシュの間のデータ転送はシステムキャッ
シュのブロック単位で行う。さらに主記憶へのアクセス
はブロック単位の読出動作、または書込動作しかない。
システムキャッシュの間のデータ転送はシステムキャッ
シュのブロック単位で行う。さらに主記憶へのアクセス
はブロック単位の読出動作、または書込動作しかない。
また、ブロックは一般にはｓ ４ ＢＹＴＥのデータ幅
を持っている。したがって、主記憶部は５４ＢＹＴＥの
読み出し、書き込みを行う必要がある。システムキャッ
シュと主記憶部間のインタフェースデータ幅はＨＷ量等
の制約から５ＢＹＴＥ幅若しくは１６ ＢＹＴＥ幅が一
般的であり、６４ＢＹＴＥのデータを転送するためには
４回または８回の転送回数を必要とする。
を持っている。したがって、主記憶部は５４ＢＹＴＥの
読み出し、書き込みを行う必要がある。システムキャッ
シュと主記憶部間のインタフェースデータ幅はＨＷ量等
の制約から５ＢＹＴＥ幅若しくは１６ ＢＹＴＥ幅が一
般的であり、６４ＢＹＴＥのデータを転送するためには
４回または８回の転送回数を必要とする。
第３図は従来のブロックデータ書込方式の一例を示すブ
ロック図である。第３図に示す従来例では簡単化するた
めにブロック３２ＢＹＴＥインタフエース８ＢＹＴＥで
４回転送を行う場合を示している。
ロック図である。第３図に示す従来例では簡単化するた
めにブロック３２ＢＹＴＥインタフエース８ＢＹＴＥで
４回転送を行う場合を示している。
第３図に示すブロックデータ書込方式は、各々４ＢＹＴ
Ｅからなる書込データレジスタ１．２と、書込データワ
ードレジスタ３〜６．７−１０と、転送毎に分割されて
いるＤ−ＲＡＭアレイ１１〜１４゜１５〜１８と、転送
毎に切り換る読出データ選択回路１９．２０と、番地方
向に分割されているメモリカード２１〜２４．２５〜２
８と、番地方向に分割されたメモリカード２１〜２８の
１つを選択する。読出データ選択回路２９．３０とを含
んでいる。第４図は書き込みの場合のタイミングチャー
トを示している。
Ｅからなる書込データレジスタ１．２と、書込データワ
ードレジスタ３〜６．７−１０と、転送毎に分割されて
いるＤ−ＲＡＭアレイ１１〜１４゜１５〜１８と、転送
毎に切り換る読出データ選択回路１９．２０と、番地方
向に分割されているメモリカード２１〜２４．２５〜２
８と、番地方向に分割されたメモリカード２１〜２８の
１つを選択する。読出データ選択回路２９．３０とを含
んでいる。第４図は書き込みの場合のタイミングチャー
トを示している。
システムキャッシュ側から主記憶部への書込要求が発生
した場合、リクエストと書き込みを行なうアドレスと書
込指示を示すコマンドおよび４回に時分割された書込デ
ータが送られてくる。書込データは書込データレジスタ
１，２にセットされ、続いて書込ワードレジスタ３〜６
．７〜１０にセットされる。データをレジスタにセット
する間にＤ−ＦＬＡＭを動作させるπｍタイミングとで
Ｘ百タイミングをＤ−ＲＡＭ素子に与え書き込みの準備
を行う。Ｄ−ＲＡＭ素子はデータを書き込む場合２つの
方法がある。１つけ書込タイミングであるＷＥタイミン
グをＣＡＳタイオングよシ早く与えることによりＣＡＳ
タイミングの立下りで書き込む方法（Ｅａｒｌｙ Ｗｒ
ｉｔｅと呼称している）とＷＥタイミングをＣＡ８タイ
ミングよυ遅く与えることによりＷＥタイミングの立下
シで書き込む方法（Ｄｅｌａｙｅｄ Ｗｒｉｔｅ ）と
がある。これらは当該業者間では周知のことであシ特に
説明は要しない。第３図に示す従来例では書込データの
確定が遅いためＤｅｌａｙｅｄ Ｗｒｉｔｅとなってい
る。このような構成では転送ワード毎にレジスタを有し
、メモリカード２１〜２８の入力ピンが４回転送分必要
になること（本例では１メモリロード当、り４ＢＹＴＥ
ｘ４回分のデータビットに当る入力ビンが必要）、マた
Ｄ−ＲＡλ１素子への信号パターンも転送間で独立であ
るためパターン数が増大する等の問題がある。
した場合、リクエストと書き込みを行なうアドレスと書
込指示を示すコマンドおよび４回に時分割された書込デ
ータが送られてくる。書込データは書込データレジスタ
１，２にセットされ、続いて書込ワードレジスタ３〜６
．７〜１０にセットされる。データをレジスタにセット
する間にＤ−ＦＬＡＭを動作させるπｍタイミングとで
Ｘ百タイミングをＤ−ＲＡＭ素子に与え書き込みの準備
を行う。Ｄ−ＲＡＭ素子はデータを書き込む場合２つの
方法がある。１つけ書込タイミングであるＷＥタイミン
グをＣＡＳタイオングよシ早く与えることによりＣＡＳ
タイミングの立下りで書き込む方法（Ｅａｒｌｙ Ｗｒ
ｉｔｅと呼称している）とＷＥタイミングをＣＡ８タイ
ミングよυ遅く与えることによりＷＥタイミングの立下
シで書き込む方法（Ｄｅｌａｙｅｄ Ｗｒｉｔｅ ）と
がある。これらは当該業者間では周知のことであシ特に
説明は要しない。第３図に示す従来例では書込データの
確定が遅いためＤｅｌａｙｅｄ Ｗｒｉｔｅとなってい
る。このような構成では転送ワード毎にレジスタを有し
、メモリカード２１〜２８の入力ピンが４回転送分必要
になること（本例では１メモリロード当、り４ＢＹＴＥ
ｘ４回分のデータビットに当る入力ビンが必要）、マた
Ｄ−ＲＡλ１素子への信号パターンも転送間で独立であ
るためパターン数が増大する等の問題がある。
本発明のブロックデータ書込方式は、キャッシュメモリ
から主記憶部へのブロックデータ書込におけるブロック
データについてキャッシュメモリと主記憶部間インタフ
ェース信号幅ワードにて複数ワードに分割して転送する
手段と、転送ワード毎にデータを保持するための書込デ
ータワードレジスタと、複数ワードに分割されたデータ
群の前半のワード群と後半のワード群の書込データワー
ドレジスタを選択するための選択回路と、前半のワード
群または後半のワード群のみに対し書き込みを行うため
の、書込タイミング発生回路とを含んで構成される。
から主記憶部へのブロックデータ書込におけるブロック
データについてキャッシュメモリと主記憶部間インタフ
ェース信号幅ワードにて複数ワードに分割して転送する
手段と、転送ワード毎にデータを保持するための書込デ
ータワードレジスタと、複数ワードに分割されたデータ
群の前半のワード群と後半のワード群の書込データワー
ドレジスタを選択するための選択回路と、前半のワード
群または後半のワード群のみに対し書き込みを行うため
の、書込タイミング発生回路とを含んで構成される。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すブロックデータ書込方式は、同一の構成を
なす二つの記憶モジュール部１２０．１２１で構成され
ている。
なす二つの記憶モジュール部１２０．１２１で構成され
ている。
配憶モジュール部１２０は書込データレジスタ１００と
、書込データワードレジスタ１０２〜１０５と、書込デ
ータワード選択回路１０６．１０７と、転送毎に分割さ
れているＤ−ＲＡＭマレイ１０８〜１１１と、読出デー
タワード選択回路１１２と、読出データカード選択回路
１１３と、番地方向の分割がされているメモリカード１
１４〜１１７と、０，１ワード用と２．３ワード用と独
立にある。書込タイミング発生回路１１８，１１９とを
含んでいる。
、書込データワードレジスタ１０２〜１０５と、書込デ
ータワード選択回路１０６．１０７と、転送毎に分割さ
れているＤ−ＲＡＭマレイ１０８〜１１１と、読出デー
タワード選択回路１１２と、読出データカード選択回路
１１３と、番地方向の分割がされているメモリカード１
１４〜１１７と、０，１ワード用と２．３ワード用と独
立にある。書込タイミング発生回路１１８，１１９とを
含んでいる。
記憶モジエール部１２０．１２１は４ＢＹＴＥ単位に分
割されていることを示している。システムキャッシュと
は８ＢＹＴＥのデータ幅にてインタフェースされており
、３２ＢＹＴＥを４回に分割転送してデータの読み出し
、書き込みを行なう。Ｄ−ＲＡＭアレイ１０８〜１１１
に鉱ＲＡＳタイミング、ＣＡＳタイミング、とＷＥタイ
ミングが与えられており、預タイミングとＣＡＳ−タイ
ミングは４ワ一ド共通に、また、ＷＥタイミング＃−１
：Ｏワードと１ワードに１本、酊タイミングが、２ワー
ドと３ワードに１本、訴１タイミングが分割されて与え
られている。
割されていることを示している。システムキャッシュと
は８ＢＹＴＥのデータ幅にてインタフェースされており
、３２ＢＹＴＥを４回に分割転送してデータの読み出し
、書き込みを行なう。Ｄ−ＲＡＭアレイ１０８〜１１１
に鉱ＲＡＳタイミング、ＣＡＳタイミング、とＷＥタイ
ミングが与えられており、預タイミングとＣＡＳ−タイ
ミングは４ワ一ド共通に、また、ＷＥタイミング＃−１
：Ｏワードと１ワードに１本、酊タイミングが、２ワー
ドと３ワードに１本、訴１タイミングが分割されて与え
られている。
第２図は第１図に示す実施例のタイミングを示すタイミ
ングチャートである。リクエスト、アドレス／コマンド
、書込データはシステムキャッシュと主記憶部との間の
インタフェース信号を示している。主記憶部はシステム
キャッシュ部から送られてきたリクエストとアトｔ・ス
／コマンドを解読して書込動作を開始する。システムキ
ャッシュ部から送られてきた書込データは書込データレ
ジスタ１０１にセットされる。３２ＢＹＴＥのデータは
ＢＢＹＴＥＪ回に分割されて送られてくる。したがって
、書込データレジスタ１０１にセットされた情報はクロ
ック印加毎に次段の書込データワードレジスタ１０２〜
１０５に１順次とり込まれる。第１番目の８ＢＹＴＥは
Ｏワード目の書込データワードレジスタ１０２にセット
される。第２番目の８ＢＹＴＥは１ワード目の書込デー
タワードレジスタ１０４に、第３番目の１３ＢＹＴＥは
２ワード目の書込データワードレジスタ１０３に、第４
番目の８ＢＹＴＥは３ワード目の書込データワードレジ
スタ１０５にそれぞれセットされる。各々セットされた
書込データは曽込データワード選択回路１０６゜１０７
に送られる。０ワード目と２ワード目は書込データワー
ド選択回路１０６に１ワード目と３ワード目は書込デー
タワード選択回路１０７に送られる。書込データワード
選択回路１０６ 、１０７は最初はＯフード目と１ワー
ド目のデータを選択する。パス１３０．１３１にはそれ
ぞれ０ワード目のデータと１ワード目のデータを出力し
メモリカード１１４〜１１７に印加する。メモリカード
１１４〜１１７はアドレス情報によって選択された１枚
のメモリカードのみが動作し、他の３枚は動作しない。
ングチャートである。リクエスト、アドレス／コマンド
、書込データはシステムキャッシュと主記憶部との間の
インタフェース信号を示している。主記憶部はシステム
キャッシュ部から送られてきたリクエストとアトｔ・ス
／コマンドを解読して書込動作を開始する。システムキ
ャッシュ部から送られてきた書込データは書込データレ
ジスタ１０１にセットされる。３２ＢＹＴＥのデータは
ＢＢＹＴＥＪ回に分割されて送られてくる。したがって
、書込データレジスタ１０１にセットされた情報はクロ
ック印加毎に次段の書込データワードレジスタ１０２〜
１０５に１順次とり込まれる。第１番目の８ＢＹＴＥは
Ｏワード目の書込データワードレジスタ１０２にセット
される。第２番目の８ＢＹＴＥは１ワード目の書込デー
タワードレジスタ１０４に、第３番目の１３ＢＹＴＥは
２ワード目の書込データワードレジスタ１０３に、第４
番目の８ＢＹＴＥは３ワード目の書込データワードレジ
スタ１０５にそれぞれセットされる。各々セットされた
書込データは曽込データワード選択回路１０６゜１０７
に送られる。０ワード目と２ワード目は書込データワー
ド選択回路１０６に１ワード目と３ワード目は書込デー
タワード選択回路１０７に送られる。書込データワード
選択回路１０６ 、１０７は最初はＯフード目と１ワー
ド目のデータを選択する。パス１３０．１３１にはそれ
ぞれ０ワード目のデータと１ワード目のデータを出力し
メモリカード１１４〜１１７に印加する。メモリカード
１１４〜１１７はアドレス情報によって選択された１枚
のメモリカードのみが動作し、他の３枚は動作しない。
メモリロード１１７が選択されているとする。メモリカ
ード内では書込データは０ワード目のＤ−Ｒ，ＡＩ’ｖ
ｌアレイ１０８と２ワード目のＤ−几晶１アレイ１１０
の同一ビットに分配されている。同様に１ワード目のＤ
−ＲＡＭアレイ１０９と３ワード目のＤ−ＲλＮ４ア
レイ１１１のｌ１ｉＪ−ビットに分配されている。メモ
リカード１１７に送られた０ワード目のデータはＯワー
ド目と２ワード目のＤ−ＲＡＭアレイ１０８．１１０に
印加される。同様にして１ワード目のデータは１ワード
目と３ワード目のＤ−４ＡＭアレイ１０９ 、１１１に
印加される。このとき書込タイミング信号は書込タイミ
ング発生回路１１８．１１９によシ０ワード目、１ワー
ド目と２ワード目、３ワード目と独立して制御可能にな
っておシ、書込データワード選択回路１０６．１０７に
よりｏワードと１ワードが選択されているときにはＷＥ
Ｏタイミングのみを出力する。このとき、０ワード目、
１ワード目は時間的に早く送られてくるので、Ｄ−ＲＡ
Ｍの書き込み方法はＥａｒｌｙ Ｗｒｉｔｅ方式となる
。もちろん記憶部の性能、クロック周期によってはＤｅ
ｌａｙｅｄ Ｗｒｉｔｅ方式になるケースもあるが早く
書き込みを終了するためにはＥａｒｌｙ Ｗｒｉｔｅ方
式で書き込むことが望ましい。０ワード目と１ワード目
についてＤ−ＲＡＭアレイ１０８．１０９への書キ込み
が終了したなら、次に書込データワード選択回路１０６
．１０７で２ワード目、３ワード目を選択しパス１３０
．１３１に２ワード目、３ワード目を出力する。第２図
に示すタイミングチャートでは０．１ワード目を出力し
てから２クロツク目に切り換ることになっている。書込
データがＤ−ＲＡＭアレイ１０８〜１１１に印加された
ら書込タイミングＷＥＩタイミングを出力し２ワード目
、３ワード目のＤ−ＲＡＭアレイ１１０．１１１のみに
データの書き込みが行なわれる。この場合にはデータの
送られてくれる時間が遅いのでＤ−Ｒ，ＡＭアレイへの
書き込みとしてはＤｅｌａｙｅｄ Ｗｒｉｔｅになる。
ード内では書込データは０ワード目のＤ−Ｒ，ＡＩ’ｖ
ｌアレイ１０８と２ワード目のＤ−几晶１アレイ１１０
の同一ビットに分配されている。同様に１ワード目のＤ
−ＲＡＭアレイ１０９と３ワード目のＤ−ＲλＮ４ア
レイ１１１のｌ１ｉＪ−ビットに分配されている。メモ
リカード１１７に送られた０ワード目のデータはＯワー
ド目と２ワード目のＤ−ＲＡＭアレイ１０８．１１０に
印加される。同様にして１ワード目のデータは１ワード
目と３ワード目のＤ−４ＡＭアレイ１０９ 、１１１に
印加される。このとき書込タイミング信号は書込タイミ
ング発生回路１１８．１１９によシ０ワード目、１ワー
ド目と２ワード目、３ワード目と独立して制御可能にな
っておシ、書込データワード選択回路１０６．１０７に
よりｏワードと１ワードが選択されているときにはＷＥ
Ｏタイミングのみを出力する。このとき、０ワード目、
１ワード目は時間的に早く送られてくるので、Ｄ−ＲＡ
Ｍの書き込み方法はＥａｒｌｙ Ｗｒｉｔｅ方式となる
。もちろん記憶部の性能、クロック周期によってはＤｅ
ｌａｙｅｄ Ｗｒｉｔｅ方式になるケースもあるが早く
書き込みを終了するためにはＥａｒｌｙ Ｗｒｉｔｅ方
式で書き込むことが望ましい。０ワード目と１ワード目
についてＤ−ＲＡＭアレイ１０８．１０９への書キ込み
が終了したなら、次に書込データワード選択回路１０６
．１０７で２ワード目、３ワード目を選択しパス１３０
．１３１に２ワード目、３ワード目を出力する。第２図
に示すタイミングチャートでは０．１ワード目を出力し
てから２クロツク目に切り換ることになっている。書込
データがＤ−ＲＡＭアレイ１０８〜１１１に印加された
ら書込タイミングＷＥＩタイミングを出力し２ワード目
、３ワード目のＤ−ＲＡＭアレイ１１０．１１１のみに
データの書き込みが行なわれる。この場合にはデータの
送られてくれる時間が遅いのでＤ−Ｒ，ＡＭアレイへの
書き込みとしてはＤｅｌａｙｅｄ Ｗｒｉｔｅになる。
尚、上述の実施例ではキャッシュブロックデータ幅３２
ＢＹＴＥとして示したが６４ＢＹＴＥ、１２８ＢＹＴＥ
でも可能である。また、転送回路についても４回に限ら
ず同様に考えることができる。
ＢＹＴＥとして示したが６４ＢＹＴＥ、１２８ＢＹＴＥ
でも可能である。また、転送回路についても４回に限ら
ず同様に考えることができる。
本発明のブロックデータ書込方式は、書込データを時分
割でＤ−ＲＡＭ素子に印加し、Ｄ−ＲＡＭ素子の書込タ
イミングを制御してやることでメモリカードに送る信号
本数の削減と、メモリカード上のパターン信号数を削減
できるという効果がある。
割でＤ−ＲＡＭ素子に印加し、Ｄ−ＲＡＭ素子の書込タ
イミングを制御してやることでメモリカードに送る信号
本数の削減と、メモリカード上のパターン信号数を削減
できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第第２図
は第１図に示す実施例の動作タイミングを示すタイミン
グチャート、第３図は従来の一例を示すブロック図、第
４図は第３図に示す従来例の動作タイミングを示すタイ
ミングチャートである。 １０１・・・・・・書込データレジスタ、１０２〜１０
５・・・・・・書込データワードレジスタ、１０６，１
０７・・・・・・書込データワード選択回路、１０８〜
１１１・・・・・・Ｄ−ＲＡＭアレイ、１１２・・・・
・・読出データワード選択回路、１１３・・・・・・読
出データカード選択回路、１１４〜１１７・・・・・・
メモリカード、１１８．１１９・・・・・・書込タイミ
ング発生回路、１２０，１２１・・・・・・記憶モジュ
ール部、１．２・・・・・・書込データレジスタ、３〜
１０・・・・・・書込データワードレジスタ、１１〜１
８・・・・・・Ｄ−ＲＡＭアレイ、１９．２０・・・・
・・読出データワード選択回路、２１〜２８・・・・・
・メモリカード、２９．３０・・・・・・読出データカ
ード選択回路。 １１−＋関
は第１図に示す実施例の動作タイミングを示すタイミン
グチャート、第３図は従来の一例を示すブロック図、第
４図は第３図に示す従来例の動作タイミングを示すタイ
ミングチャートである。 １０１・・・・・・書込データレジスタ、１０２〜１０
５・・・・・・書込データワードレジスタ、１０６，１
０７・・・・・・書込データワード選択回路、１０８〜
１１１・・・・・・Ｄ−ＲＡＭアレイ、１１２・・・・
・・読出データワード選択回路、１１３・・・・・・読
出データカード選択回路、１１４〜１１７・・・・・・
メモリカード、１１８．１１９・・・・・・書込タイミ
ング発生回路、１２０，１２１・・・・・・記憶モジュ
ール部、１．２・・・・・・書込データレジスタ、３〜
１０・・・・・・書込データワードレジスタ、１１〜１
８・・・・・・Ｄ−ＲＡＭアレイ、１９．２０・・・・
・・読出データワード選択回路、２１〜２８・・・・・
・メモリカード、２９．３０・・・・・・読出データカ
ード選択回路。 １１−＋関
Claims (1)
- キャッシュメモリ付の情報処理装置において、キャッシ
ュメモリから主記憶装置に対するブロック書込時に、ブ
ロックデータをキャッシュメモリと主記憶装置間インタ
フェースデータ信号幅ワードにて分割し、複数ワードで
送信されてくる各ワード毎に対応して書込データを保持
するための書込データワードレジスタと、複数ワードに
分割されたデータの前半のワード群と後半のワード群の
書込データワードレジスタを選択するための選択回路と
、前半のワード群または後半のワード群に対してのみ書
込タイミングを与えるための書込タイミング発生回路と
を有し、前半のワード群に対してはダイナミックＲＡＭ
のＥａｒｌｙ Ｗｒｉｔｅモードで、後半のワード群に
対してはＤｅｌａｙｅｄ Ｗｒｉｔｅモードで書き込む
ことを特徴とするブロックデータ書込方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039142A JPS61198344A (ja) | 1985-02-28 | 1985-02-28 | ブロツクデ−タ書込方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039142A JPS61198344A (ja) | 1985-02-28 | 1985-02-28 | ブロツクデ−タ書込方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198344A true JPS61198344A (ja) | 1986-09-02 |
| JPH0350297B2 JPH0350297B2 (ja) | 1991-08-01 |
Family
ID=12544854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039142A Granted JPS61198344A (ja) | 1985-02-28 | 1985-02-28 | ブロツクデ−タ書込方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198344A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032943A (ja) * | 1989-02-24 | 1991-01-09 | Data General Corp | 記憶システム |
| JPH0526236A (ja) * | 1991-07-15 | 1993-02-02 | Yamazaki Mazak Corp | 直線運動機構の密封装置 |
-
1985
- 1985-02-28 JP JP60039142A patent/JPS61198344A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032943A (ja) * | 1989-02-24 | 1991-01-09 | Data General Corp | 記憶システム |
| JPH0526236A (ja) * | 1991-07-15 | 1993-02-02 | Yamazaki Mazak Corp | 直線運動機構の密封装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350297B2 (ja) | 1991-08-01 |
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