JP3070454B2 - メモリアクセス制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセス制御
回路に関し、特に、ＣＰＵからの制御命令に基づき周辺
装置およびローカルメモリを制御する周辺機能ＬＳＩに
内蔵されたメモリアクセス制御回路に関する。

【０００２】

【従来の技術】従来、この種のメモリアクセス制御回路
は、ＣＰＵからの制御命令に基づき周辺装置およびロー
カルメモリを制御する周辺機能ＬＳＩに内蔵され、ロー
カルメモリのアクセス方法を制御するメモリアクセス制
御回路に用いられてきた。以下、周辺機能ＬＳＩの１例
として図形描画用ＬＳＩを示し、従来および本発明のメ
モリアクセス制御回路について詳細説明を続ける。

【０００３】周辺機能ＬＳＩが図形描画用ＬＳＩである
場合、周辺装置は表示装置であり、ローカルメモリはフ
レームバッファメモリとなる。たとえば、図５は、図形
描画用ＬＳＩの１構成例を示すブロック図である。この
図形描画用ＬＳＩは、ＣＰＵからの制御命令に基づき表
示装置およびフレームバッファメモリを制御している。

【０００４】このフレームバッファメモリは、一般のダ
イナミック記憶ＬＳＩであるＤＲＡＭ，ビデオ用記憶Ｌ
ＳＩであるＶＲＡＭなどから構成される。

【０００５】一般のＤＲＡＭには、リード，ライト，リ
フレッシュの３種類のアクセス方法がある。それぞれの
アクセス方法は、ＤＲＡＭ制御信号の入力タイミング等
によってさらに細かく分類できる。が、基本となるアク
セス方法は、ＲＡＳ（ロウ・アドレス・ストローブ）信
号およびＣＡＳ（カラム・アドレス・ストローブ）信号
の立ち下がり時の制御信号（ＣＡＳ，ＷＥ，ＯＥ）の状
態によって決まる。また、リードとライトはアドレス単
位である。すなわち、８ビット構成のＤＲＡＭの場合、
８ビットを単位としてメモリを読み書きすることにな
る。

【０００６】また、ＶＲＡＭは、ＤＲＡＭをベースにシ
リアルポートを付加し、グラフィックス表示装置におけ
るハードウエアの簡略化とバス・ネックの解消を目的と
したものであるが、同時にメモリ・アクセスの種類も拡
張されている。ＷＰＢ（ライト・パー・ビット）アクセ
スは、１ビット単位でのライトを行う。ブロック・ライ
トは４〜８アドレス分をまとめてライトすることができ
る。フラッシュ・ライトは１カラム分を１回のアクセス
でライトできる。また、これらの拡張されたアクセス方
式で用いるために、内部に複数のレジスタが用意されて
いるが、これらを設定するためには、ライト・アクセス
に類似したシーケンスを実行する。これらの拡張機能を
活用することにより、ＤＲＡＭを用いたシステムに比べ
て、ＶＲＡＭを用いたシステムは性能を高めることがで
きる。

【０００７】ＶＲＡＭでは、これらの拡張されたアクセ
ス方式を用いるため、あるいは内部レジスタを設定する
ために、ＤＲＡＭに比べて制御端子が一本増やされてい
る。さらに、ＤＲＡＭでは定義されていなかったタイミ
ングでの制御信号の振る舞いも定義された。

【０００８】図５を参照すると、この図形描画用ＬＳＩ
の内部は、ＣＰＵインタフェース１，描画制御回路２，
メモリ・インタフェース３とから構成されている。

【０００９】ＣＰＵインタフェース１は、ＣＰＵから描
画命令を受け取ったりデータをやり取りをする。

【００１０】描画制御回路２は、ＣＰＵから与えられた
描画命令を解釈し、それをフレームバッファのアクセス
によって実現しようとする。たとえば、直線描画や矩形
領域コピー等の描画命令をＣＰＵインタフェース１から
受け取ると、内部の回路を動作させる。その動作結果
は、フレームバッファへのアドレス（ＦＡＤＲＳ）と描
画データ（ＦＤＡＴＡ）として、メモリ・インタフェー
ス３に送られる。このとき同時に、描画制御回路２とメ
モリ・インタフェース３との間でのハンドシェイクを行
うために、リクエスト信号，アクノリッジ信号，リード
／ライト信号が用いられる。

【００１１】メモリ・インタフェース３は、描画制御回
路２からのリクエストを受けてフレームバッファメモリ
を駆動するための信号を生成する。このとき、描画制御
回路２からのリクエスト要因の種類に基づき、あらかじ
め図形描画用ＬＳＩの設計時点で決められたアクセス方
法でフレームバッファメモリをアクセスする。

【００１２】図６は、このメモリ・インタフェース３の
詳細構成例を示すブロック図である。このメモリ・イン
タフェース３は、さらに、アービター３１，メモリアク
セス制御回路３２とから構成されている。

【００１３】アービター３１は、描画制御回路２からの
複数のリクエストの中から最高優先順位のリクエストを
選択する。

【００１４】メモリアクセス制御回路３２は、アービタ
ー３１により選択されたリクエストの要因によって定ま
るアクセス方法によりフレームバッファメモリをアクセ
スするため、フレームバッファメモリに出力されるメモ
リ制御信号，アドレスバス信号，データバス信号の出力
状態およびタイミングをハードウェア制御により生成す
る。

【００１５】また、図７は、このメモリアクセス制御回
路３２のメモリ制御信号，アドレスバス信号，データバ
ス信号の入出力端子部を示す部分回路図である。主に、
ラッチ回路，出力端子駆動回路，ＷＰＭレジスタ３２
１，セレクタ３２２とからなる。ここで、ＷＰＭレジス
タ３２１は、前述のＶＲＡＭアクセス方法の１つである
ＷＰＢアクセス時のビット選択信号ＷＰＢが設定される
レジスタであり、このビット選択信号ＷＰＢにより指定
されたビットのライトアクセスを、１ビット単位で行
う。このとき、セレクタ３２２は、このビット選択信号
ＷＰＢおよびライトデータをＶＲＡＭのデータバス信号
としてＲＡＳおよびＣＡＳ信号の立ち下がり時にそれぞ
れ時分割出力する。

【００１６】図５〜７を参照して簡単に動作を説明す
る。

【００１７】まず、図形描画用ＬＳＩの描画制御回路２
は、直線描画や矩形領域コピー等の描画命令をＣＰＵイ
ンタフェース１から受け取ると、内部の回路を動作させ
る。その動作結果は図６に示すように、フレームバッフ
ァメモリへのアドレス（ＦＡＤＲＳ）と描画データ（Ｆ
ＤＡＴＡ）としてメモリ・インタフェース３に送られ
る。このとき、同時に、描画制御回路２とメモリ・イン
タフェース３との間でのハンドシェイクを行うために、
リクエスト信号（ｘｘｘ＿ＲＥＱ）とアクノリッジ信号
（ｘｘｘ＿ＡＣＫ）、およびリード／ライト信号（ｘｘ
ｘ＿ＲＷ）が用いられる。（図６では例として５種類の
リクエスト要因を挙げている）。

【００１８】また、ＣＰＵがフレームバッファメモリを
直接にアクセスしたい場合は、描画制御回路２を経由せ
ずにＣＰＵインタフェース１からメモリ・インタフェー
ス３へ接続する手段も用意されている。この手段では、
ＣＰＵはフレームバッファメモリがあたかもＣＰＵのロ
ーカルメモリであるかのようにリード／ライト可能であ
る。

【００１９】次に、メモリ・インタフェース３のアービ
ター３１は、描画制御回路２からの複数のリクエストの
中から最高優先順位のリクエストを選択する。メモリア
クセス制御回路３２は、アービター３１により選択され
たリクエストの要因によって定まるアクセス方法でフレ
ームバッファメモリをアクセスするため、フレームバッ
ファメモリに出力されるメモリ制御信号，アドレスバス
信号，データバス信号の出力状態およびタイミングをハ
ードウェア制御により生成する。

【００２０】図２は、これらのメモリ制御信号，アドレ
スバス信号，データバス信号の出力状態およびタイミン
グを示すタイミング図である。たとえば、リクエスト要
因の種類に基づきＲＥＦ＿ＲＥＱが選択されたのであれ
ば、“ＣＡＳ ｂｅｆｏｒｅＲＡＳ Ｒｅｆｒｅｓｈ”
のアクセス方法でフレームバッファメモリをアクセス
し、ＬＩＮＥ＿ＲＥＱが選択されたのであれば、“Ｍａ
ｓｋｅｄ ＷＲＩＴＥ”のアクセス方法でフレームバッ
ファメモリをアクセスする。これらのリクエスト要因に
対応する各アクセス方法は、前述したＷＰＢアクセス時
に用いられるＷＰＭレジスタ３２１およびセレクタ３２
２のように、あらかじめ、図形描画用ＬＳＩのハードウ
ェア制御の設計時点で決められる。

【００２１】

【発明が解決しようとする課題】上記のように従来の図
形描画用ＬＳＩでは、ＣＰＵから与えられる描画命令を
実行する際に最適と思われるメモリ・アクセス方法を描
画制御回路２とメモリ・インタフェース３のメモリアク
セス制御回路３２とに論理回路として組み込むハードウ
ェア制御の方法が取られている。

【００２２】しかし、ＶＲＡＭは、メモリ・アクセスの
種類も拡張されている。たとえば、図３は、ＶＲＡＭア
クセス方法の一覧を示す説明図である（ただし、拡張モ
ードの２アクセス方法を除く）。ＶＲＡＭが持つアクセ
ス方法と、ＶＲＡＭをそのアクセス方法にするためのメ
モリ制御端子の値を示している。従来のメモリアクセス
制御回路３２では、このように多種類のアクセス方法を
効果的に使い分けることができるように組み込むことは
なかなか困難であった。

【００２３】したがって、従来の図形描画用ＬＳＩのメ
モリアクセス制御回路３２では、ＣＰＵから直接にフレ
ームバッファメモリをアクセスする機能は、脇役的な位
置づけでしかなく、単純にメモリをリード／ライトする
機能しか持たないものが大半である。一部には、特定機
能を持つものも有るが、固定された機能であり拡張性は
ない。

【００２４】また、ＤＲＡＭを拡張してＶＲＡＭが登場
したように、ＶＲＡＭを拡張した新メモリが登場した場
合、ＶＲＡＭをフレームバッファメモリとして使用する
ことを前提に設計された図形描画用ＬＳＩは、その新メ
モリで拡張された機能を使用することができない。ある
いは、新たな機能端子が増設されていて、それを制御で
きないために、接続することすらできない可能性が高
い。

【００２５】したがって、本発明が解決しようとする課
題は、周辺機能ＬＳＩに内蔵され、ローカルメモリのア
クセス方法を制御するメモリアクセス制御回路におい
て、多種類のアクセス方法をもつ記憶ＬＳＩに対する拡
張性を向上させ、インタフェース性能を向上させること
にある。

【００２６】

【課題を解決するための手段】そのため、本発明は、Ｃ
ＰＵからの制御命令に基づき周辺装置およびローカルメ
モリを制御する周辺機能ＬＳＩに内蔵され、前記周辺装
置の制御動作に応じて前記ローカルメモリのアクセス方
法を制御するメモリアクセス制御回路において、前記Ｃ
ＰＵが前記ローカルメモリを直接アクセスする拡張アク
セスモード時の制御情報が前記ＣＰＵにより設定される
拡張モード・レジスタと、前記拡張アクセスモード時に
前記ローカルメモリに出力する制御信号のＲＡＳ信号立
下り時状態およびＣＡＳ信号立上り時状態を前記拡張モ
ード・レジスタの出力信号の各ビット値に対応してそれ
ぞれ制御する拡張モード制御手段とを備えている。

【００２７】また、前記拡張モード制御手段が、前記ロ
ーカルメモリのデータバス信号として時分割出力される
ビット選択信号およびライトデータの出力順を前記拡張
モード・レジスタの出力信号に対応して入れ替え制御す
る。

【００２８】

【発明の実施の形態】本発明は、ＣＰＵからの制御命令
に基づき周辺装置およびローカルメモリを制御する周辺
機能ＬＳＩに内蔵され、ローカルメモリのアクセス方法
を制御するメモリアクセス制御回路である。次に、本発
明について図面を参照して説明する。

【００２９】図１は、本発明のメモリアクセス制御回路
の１実施形態を示す部分回路図であり、図５および６に
示した図形描画用ＬＳＩのメモリアクセス制御回路３２
の本実施形態におけるメモリ制御信号，アドレスバス信
号，データバス信号の入出力端子部の詳細構成を示す。

【００３０】図１を参照すると、本実施形態のメモリア
クセス制御回路３２のメモリ制御信号，アドレスバス信
号，データバス信号の入出力端子部は、主に、ラッチ回
路，出力端子駆動回路，ＷＰＭレジスタ３２１，セレク
タ３２２，拡張モード・レジスタ３２３，拡張モード制
御手段３２４とから構成されている。ラッチ回路，出力
端子駆動回路，ＷＰＭレジスタ３２１，セレクタ３２２
については、図７で示した従来のメモリアクセス制御回
路３２の入出力端子部と同じであり、重複説明を省略す
る。以下、主に拡張モード・レジスタ３２３，拡張モー
ド制御手段３２４について説明を続ける。

【００３１】拡張モード・レジスタ３２３は、ＣＰＵに
より設定可能なレジスタであり、ＣＰＵが図５のフレー
ムバッファメモリを直接アクセスするときのアクセス方
法の制御情報として設定データを拡張モード制御手段３
２４に出力する。

【００３２】拡張モード制御手段３２４は、ＣＰＵがフ
レームバッファメモリを直接アクセスするとき、拡張モ
ード・レジスタ３２３の出力信号に対応して、フレーム
バッファメモリに出力するメモリ制御信号の状態をセレ
クタ４０１〜４０６により制御する。同時に、拡張モー
ド・レジスタ３２３の他の出力信号ＤＳＥＬに対応し
て、フレームバッファメモリのデータバス信号として時
分割出力されるビット選択信号ＷＰＢおよびライトデー
タの出力順をセレクタ４０７および排他的論理和４０８
により入れ替え制御する。

【００３３】図１および２を参照して、本実施形態のメ
モリアクセス制御回路３２のメモリ制御信号，アドレス
バス信号，データバス信号の入出力端子部の動作を説明
する。

【００３４】まず、ＣＰＵがフレームバッファメモリを
直接アクセスしようとしたとき、ＥＸＭＯＤＥ信号がア
クティブになり、拡張モード制御手段３２４のセレクタ
４０４〜４０７が切り替わる。通常モード動作時には、
ＤＴ／ＯＥ，ＷＢ／ＷＥ，ＤＳＦの各信号は、メモリア
クセス制御回路３２内部に論理回路として組み込むハー
ドウェア制御により出力されるが、拡張モード動作時に
は拡張モード・レジスタ３２３で設定されたビット値が
選択される。

【００３５】セレクタ４０１〜４０３は、タイミングが
ＲＡＳ信号の立下り時かＣＡＳ信号の立下り時かによっ
て個別の設定値を選択する。拡張モード・レジスタ３２
３の設定値ＲＤＴ，ＲＷＢ，ＤＦＳＲがＲＡＳ信号の立
下り時に出力されている信号であり、拡張モード・レジ
スタ３２３の設定値ＲＯＥ，ＲＷＥ，ＤＳＦＲがＣＡＳ
信号の立下り時に出力されている信号である。拡張モー
ドによりＶＲＡＭを各アクセスモードにするためには、
拡張モード・レジスタの値を図３の最後の２行の拡張モ
ード・アクセスに示すように設定する。

【００３６】また、前述したＷＰＢモードのとき、デー
タ・バス端子上に、ＲＡＳ信号の立下り時にビット選択
信号ＷＰＢが出力され、ＣＡＳ信号の立下り時にライト
・データが出力される。通常モード時は、メモリアクセ
ス制御回路３２内部に論理回路として組み込むハードウ
ェア制御によりビット選択信号ＷＰＢおよびライト・デ
ータが出力されるが、拡張モード時は、拡張モード・レ
ジスタ３２３の設定値ＤＳＥＬのビットを”１”にする
と、ＷＰＭレジスタ３２１の出力値ＷＰＢとライトデー
タＭＤＡＴＡＯとを使うタイミングを入れ替えることが
できる。これは、ビット選択信号を一定にして、ライト
・データが毎回更新されるか、あるいは同じライト・デ
ータに対してビット選択信号を毎回更新するかという、
使用上の頻度に応じて最適な方を選択できるようにして
いる。

【００３７】図４は、この拡張モード・アクセスを使う
場合の手順を示す手順図である。すなわち、拡張モード
・レジスタ３２３またはＷＰＭレジスタ３２１の設定値
を変更する場合は、あらかじめ、それらのレジスタ３２
３，３２１を設定し、その後にＣＰＵからフレームバッ
ファメモリをアクセスする。拡張モード・レジスタ３２
３またはＷＰＭレジスタ３２１の設定値変更を必要とし
ない場合は、連続してフレームバッファメモリをアクセ
スするだけで、指定した拡張モード・アクセス方法のア
クセス動作をすることができる。

【００３８】

【発明の効果】以上説明したように、本発明によるメモ
リアクセス制御回路は、使用頻度の高いアクセス・モー
ドは、従来通り、あらかじめ、ハードウェア制御の論理
回路に組み込んでしまい、使用頻度の低いアクセス・モ
ードは拡張アクセス・モードに包含しておくことができ
るため、ハードウェア制御の論理回路の規模を縮小でき
る。

【００３９】また、拡張モード・レジスタおよび拡張モ
ード制御手段を備えているため、将来拡張される可能性
のある端子用の信号を、あらかじめ、内部で作っておく
ことも容易であるため、将来、拡張端子が使用される場
面があれば、チップは変更せずにパッケージのみの変更
により低コストで対応できる。

【００４０】さらに、拡張アクセスモードは、ＣＰＵか
らフレームバッファメモリを直接アクセスする場合に有
効となるが、これはＣＰＵのプログラムから自由にＶＲ
ＡＭの各種アクセス方法を使えることを意味し、プログ
ラムの設計自由度が高くなりプログラム処理速度を高速
化できる等の効果がある。

【図面の簡単な説明】

【図１】本発明のメモリアクセス制御回路の１実施形態
を示す部分回路図である。

【図２】図１のメモリアクセス制御回路の動作を示すタ
イミング図である。

【図３】ＶＲＡＭおよび図１のメモリアクセス制御回路
のアクセス方法の一覧を示す説明図である

【図４】図１のメモリアクセス制御回路のアクセス方法
を使う場合の手順を示す手順図である。

【図５】図形描画用ＬＳＩの１構成例を示すブロック図
である。

【図６】図５のメモリ・インタフェース３の詳細構成例
を示すブロック図である。

【図７】従来のメモリアクセス制御回路の入出力端子部
を示す部分回路図である。

【符号の説明】

１ ＣＰＵインタフェース ２ 描画制御回路 ３ メモリ・インタフェース ３１ アービター ３２ メモリアクセス制御回路 ３２１ ＷＰＭレジスタ ３２２，４０１〜４０７ セレクタ ３２３ 拡張モード・レジスタ ３２４ 拡張モード制御手段 ４０８ 排他的論理和

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＰＵからの制御命令に基づき周辺装置
   およびローカルメモリを制御する周辺機能ＬＳＩに内蔵
   され、前記周辺装置の制御動作に応じて前記ローカルメ
   モリのアクセス方法を制御するメモリアクセス制御回路
   において、前記ＣＰＵが前記ローカルメモリを直接アクセスする拡
   張アクセスモード時の制御情報が 前記ＣＰＵにより設定
   される拡張モード・レジスタと、 前記拡張アクセスモード時に前記ローカルメモリに出力
   する制御信号のＲＡＳ信号立下り時状態およびＣＡＳ信
   号立上り時状態を前記拡張モード・レジスタの出力信号
   の各ビット値に対応してそれぞれ制御する拡張モード制
   御手段とを備えることを特徴とするメモリアクセス制御
   回路。
2. 【請求項２】 前記拡張モード制御手段が、前記ローカ
   ルメモリのデータバス信号として時分割出力されるビッ
   ト選択信号およびライトデータの出力順を前記拡張モー
   ド・レジスタの出力信号に対応して入れ替え制御する、
   請求項１記載のメモリアクセス制御回路。