JPH0954724A - 情報処理装置 - Google Patents
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- JPH0954724A JPH0954724A JP22856795A JP22856795A JPH0954724A JP H0954724 A JPH0954724 A JP H0954724A JP 22856795 A JP22856795 A JP 22856795A JP 22856795 A JP22856795 A JP 22856795A JP H0954724 A JPH0954724 A JP H0954724A
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- cycle
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Abstract
(57)【要約】
【課題】 ページリード対応のメモリ制御回路がマイク
ロプロセッサから出力されるアドレスに基づいてデータ
リードを行うと、アドレスはバス・サイクルのタイミン
グに対して遅延されているため、アドレスラッチが遅延
され、データリードのためのウエイト・サイクルが２つ
必要となり、データ転送速度が低下される。 【解決手段】 ページリード機能をもつメモリ２００と
の間でデータ転送を行うマイクロプロセッサ１００にペ
ージリード対応のメモリ制御回路１０５を内蔵し、マイ
クロプロセッサ１００内の内部アドレスに基づいてペー
ジ指定動作を行う。内部アドレスはバス・サイクルのタ
イミングに対して遅れが小さいため、アドレスラッチを
速く行い、データリードのためのウエイト・サイクルが
１つで済み、データ転送速度が向上される。
ロプロセッサから出力されるアドレスに基づいてデータ
リードを行うと、アドレスはバス・サイクルのタイミン
グに対して遅延されているため、アドレスラッチが遅延
され、データリードのためのウエイト・サイクルが２つ
必要となり、データ転送速度が低下される。 【解決手段】 ページリード機能をもつメモリ２００と
の間でデータ転送を行うマイクロプロセッサ１００にペ
ージリード対応のメモリ制御回路１０５を内蔵し、マイ
クロプロセッサ１００内の内部アドレスに基づいてペー
ジ指定動作を行う。内部アドレスはバス・サイクルのタ
イミングに対して遅れが小さいため、アドレスラッチを
速く行い、データリードのためのウエイト・サイクルが
１つで済み、データ転送速度が向上される。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特にＣＰＵとメモリとの間でデータの転送を行うう
マイクロプロセッサに関する。
し、特にＣＰＵとメモリとの間でデータの転送を行うう
マイクロプロセッサに関する。
【０００２】
【従来の技術】従来のこの種のマイクロプロセッサは、
図４に示すように、ＣＰＵ１０１，周辺回路１０２、ウ
エイト制御回路１０３等が内部アドレスバス１０４によ
り接続され、さらに内部アドレスバス１０４にメモリ制
御回路１０６が接続されてマイクロプロセッサ１００Ａ
が構成される。このメモリ制御回路１０６は外部のメモ
リ、ここでは上位アドレスによりページを指定しその
後、同一ページ内にあるデータを下位のアドレスによ
り、ランダムに読み出す機能（以下、ページリード機能
と呼ぶ）をもつリード・オンリ・メモリ（以下、ＲＯＭ
と呼ぶ）２００に接続され、ＲＯＭ２００との間でデー
タの転送を行っている。
図４に示すように、ＣＰＵ１０１，周辺回路１０２、ウ
エイト制御回路１０３等が内部アドレスバス１０４によ
り接続され、さらに内部アドレスバス１０４にメモリ制
御回路１０６が接続されてマイクロプロセッサ１００Ａ
が構成される。このメモリ制御回路１０６は外部のメモ
リ、ここでは上位アドレスによりページを指定しその
後、同一ページ内にあるデータを下位のアドレスによ
り、ランダムに読み出す機能（以下、ページリード機能
と呼ぶ）をもつリード・オンリ・メモリ（以下、ＲＯＭ
と呼ぶ）２００に接続され、ＲＯＭ２００との間でデー
タの転送を行っている。
【０００３】前記メモリ制御回路１０６とＲＯＭ２００
との間には、外付部品としてページリード対応のメモリ
制御回路１０７が接続されており、このページリード対
応メモリ制御回路１０７の動作により所要のタイミング
でのデータ転送が実行される。すなわち、マイクロプロ
セッサ１００Ａは、ページリード機能をもつＲＯＭであ
っても、ページリード機能をもたないＲＯＭでも、同じ
ある決まったバス・サイクルによりデータの転送を行っ
ている。このため、ページリード対応のメモリ制御回路
１０７で、ＲＯＭ２００に読み出しを行うためのアドレ
スからページアドレスの判定を行い、その結果によりＲ
ＥＡＤＹ＊（＊印は反転信号を示す、以下同じ）信号Ｓ
２１をウエイト制御回路１０３に出力してバス・サイク
ルに挿入するウエイト・サイクル数を制御する。
との間には、外付部品としてページリード対応のメモリ
制御回路１０７が接続されており、このページリード対
応メモリ制御回路１０７の動作により所要のタイミング
でのデータ転送が実行される。すなわち、マイクロプロ
セッサ１００Ａは、ページリード機能をもつＲＯＭであ
っても、ページリード機能をもたないＲＯＭでも、同じ
ある決まったバス・サイクルによりデータの転送を行っ
ている。このため、ページリード対応のメモリ制御回路
１０７で、ＲＯＭ２００に読み出しを行うためのアドレ
スからページアドレスの判定を行い、その結果によりＲ
ＥＡＤＹ＊（＊印は反転信号を示す、以下同じ）信号Ｓ
２１をウエイト制御回路１０３に出力してバス・サイク
ルに挿入するウエイト・サイクル数を制御する。
【０００４】バス・サイクルが外部メモリに対してリー
ド・サイクルであることを示すストローブ信号であるＭ
ＲＤ＊信号Ｓ２２は、リード・サイクル毎にインアクテ
ィブとアクティブを繰返すので、ＲＯＭ２００のアウト
プット・イネーブル端子（以下、ＯＥ端子と呼ぶ）２０
１にそのままの論理では接続できないため、ページリー
ド対応のメモリ制御回路１０７でページアドレスと判定
された場合はＲＯＭ２００のＯＥ端子２０１が常にアク
ティブになるＯＥ＊信号Ｓ２３を接続する。
ド・サイクルであることを示すストローブ信号であるＭ
ＲＤ＊信号Ｓ２２は、リード・サイクル毎にインアクテ
ィブとアクティブを繰返すので、ＲＯＭ２００のアウト
プット・イネーブル端子（以下、ＯＥ端子と呼ぶ）２０
１にそのままの論理では接続できないため、ページリー
ド対応のメモリ制御回路１０７でページアドレスと判定
された場合はＲＯＭ２００のＯＥ端子２０１が常にアク
ティブになるＯＥ＊信号Ｓ２３を接続する。
【０００５】このページリード対応のメモリ制御回路の
タイミングを図５に示す。バス・サイクルは、１クロッ
クである４０ｎｓ毎に変化するＴステートに分割されて
おり、Ｔ１ステート，Ｔ２ステート等と、ウエイト・サ
イクルであるＴＷステートで構成されている。ＲＯＭ２
００はＯＥ＊信号入力からデータ出力までの遅延時間は
５０ｎｓ、ページリード時のアドレス入力からデータ出
力までの遅延時間が５０ｎｓである。
タイミングを図５に示す。バス・サイクルは、１クロッ
クである４０ｎｓ毎に変化するＴステートに分割されて
おり、Ｔ１ステート，Ｔ２ステート等と、ウエイト・サ
イクルであるＴＷステートで構成されている。ＲＯＭ２
００はＯＥ＊信号入力からデータ出力までの遅延時間は
５０ｎｓ、ページリード時のアドレス入力からデータ出
力までの遅延時間が５０ｎｓである。
【０００６】まず、ページリード対応のメモリ制御回路
１０７は、マイクロプロセッサ１０００Ａから出力され
るアドレスＳ２４をＴ１ステートのクロックがロウ・レ
ベル期間のアドレスラッチタイミングでラッチしてペー
ジアドレスの判定を行う。アドレスの出力はバスサイク
ルの最初のタイミングから出力バッファの遅延等により
最高１９ｎｓ遅れて出力されるので、アドレスラッチは
Ｔ１ステートのクロックがロウ・レベルの期間に行なわ
れる。
１０７は、マイクロプロセッサ１０００Ａから出力され
るアドレスＳ２４をＴ１ステートのクロックがロウ・レ
ベル期間のアドレスラッチタイミングでラッチしてペー
ジアドレスの判定を行う。アドレスの出力はバスサイク
ルの最初のタイミングから出力バッファの遅延等により
最高１９ｎｓ遅れて出力されるので、アドレスラッチは
Ｔ１ステートのクロックがロウ・レベルの期間に行なわ
れる。
【０００７】マイクロプロセッサ１００Ａはバス・サイ
クルに挿入するウエイト・サイクル数を予めページリー
ドのデータ読出しの可能な時間であるウエイト・サイク
ルなしに設定しておき、リード・サイクルでページアド
レスと判定された時は、ＲＯＭ２００のＯＥ端子２０１
に入力されるＯＥ＊信号Ｓ２３を常にアクティブにし、
ＲＥＡＤＹ＊信号Ｓ２１によってバス・サイクルにウエ
イト・サイクルを挿入されないようにする。
クルに挿入するウエイト・サイクル数を予めページリー
ドのデータ読出しの可能な時間であるウエイト・サイク
ルなしに設定しておき、リード・サイクルでページアド
レスと判定された時は、ＲＯＭ２００のＯＥ端子２０１
に入力されるＯＥ＊信号Ｓ２３を常にアクティブにし、
ＲＥＡＤＹ＊信号Ｓ２１によってバス・サイクルにウエ
イト・サイクルを挿入されないようにする。
【０００８】一方、ページアドレスでないと判定された
時、ＲＯＭ２００のＯＥ＊信号Ｓ２３の入力からデータ
出力までの遅延時間は５０ｎｓであり、マイクロプロセ
ッサ１００Ａのデータセットアップ時間である次のアド
レス出力する２５ｎｓ前からのデータ入力の条件を満た
す必要がある。ＯＥ＊信号Ｓ２３はページアドレス判定
後のＴ２ステートのクロックの立上がりからインアクテ
ィブになり、Ｔ２ステートのクロックの立下がりでアク
ティブになるため、ＲＥＡＤＹ＊信号Ｓ２１によってバ
ス・サイクルにウエイト・サイクルを２つを挿入するこ
とによってバス・サイクルを長くする。このようにし
て、ページリード機能つきＲＯＭ２００とマイクロプロ
セッサ１００Ａのデータ転送を行う。
時、ＲＯＭ２００のＯＥ＊信号Ｓ２３の入力からデータ
出力までの遅延時間は５０ｎｓであり、マイクロプロセ
ッサ１００Ａのデータセットアップ時間である次のアド
レス出力する２５ｎｓ前からのデータ入力の条件を満た
す必要がある。ＯＥ＊信号Ｓ２３はページアドレス判定
後のＴ２ステートのクロックの立上がりからインアクテ
ィブになり、Ｔ２ステートのクロックの立下がりでアク
ティブになるため、ＲＥＡＤＹ＊信号Ｓ２１によってバ
ス・サイクルにウエイト・サイクルを２つを挿入するこ
とによってバス・サイクルを長くする。このようにし
て、ページリード機能つきＲＯＭ２００とマイクロプロ
セッサ１００Ａのデータ転送を行う。
【０００９】
【発明が解決しようとする課題】このように従来の構成
では、ページリード対応のメモリ制御回路１０７はマイ
クロプロセッサ１００Ａから出力されるアドレスＳ２４
に基づいてデータリードを行っているが、マイクロプロ
セッサからのアドレスは、図５に示したように、バス・
サイクルの最初のタイミングから出力バッファの遅延等
により遅れて出力される。このため、ページアドレスを
判定するためのアドレスラッチをバス・サイクルの最初
であるＴ１ステートのクロックがハイ・レベルの期間に
行うことができなくなる。したがって、次のロウ・レベ
ルの期間でアドレスラッチを行い、かつこれから判定さ
れたページアドレスに基づいてＯＥ＊信号Ｓ２３とＲＥ
ＡＤＹ＊信号Ｓ２１を出力させている。
では、ページリード対応のメモリ制御回路１０７はマイ
クロプロセッサ１００Ａから出力されるアドレスＳ２４
に基づいてデータリードを行っているが、マイクロプロ
セッサからのアドレスは、図５に示したように、バス・
サイクルの最初のタイミングから出力バッファの遅延等
により遅れて出力される。このため、ページアドレスを
判定するためのアドレスラッチをバス・サイクルの最初
であるＴ１ステートのクロックがハイ・レベルの期間に
行うことができなくなる。したがって、次のロウ・レベ
ルの期間でアドレスラッチを行い、かつこれから判定さ
れたページアドレスに基づいてＯＥ＊信号Ｓ２３とＲＥ
ＡＤＹ＊信号Ｓ２１を出力させている。
【００１０】このため、ＯＥ＊信号Ｓ２３とＲＥＡＤＹ
＊信号Ｓ２１が遅延され、かつそのためにＲＥＡＤＹ＊
信号Ｓ２２に基づくウエイト・サイクルが２つ必要とな
り、データ転送速度が低下されるという問題が生じてい
る。本発明の目的は、ウエイト・サイクルを短縮し、デ
ータ転送速度を向上した情報処理装置を提供することに
ある。
＊信号Ｓ２１が遅延され、かつそのためにＲＥＡＤＹ＊
信号Ｓ２２に基づくウエイト・サイクルが２つ必要とな
り、データ転送速度が低下されるという問題が生じてい
る。本発明の目的は、ウエイト・サイクルを短縮し、デ
ータ転送速度を向上した情報処理装置を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の情報処理装置
は、ページリード機能をもつメモリとマイクロプロセッ
サとを接続して両者間でデータ転送を行う情報処理装置
において、マイクロプロセッサ内にページリード対応の
メモリ制御回路を内蔵し、このメモリ制御回路はマイク
ロプロセッサ内の内部アドレスに基づいてページ指定動
作を行うことを特徴とする。
は、ページリード機能をもつメモリとマイクロプロセッ
サとを接続して両者間でデータ転送を行う情報処理装置
において、マイクロプロセッサ内にページリード対応の
メモリ制御回路を内蔵し、このメモリ制御回路はマイク
ロプロセッサ内の内部アドレスに基づいてページ指定動
作を行うことを特徴とする。
【００１２】ここで、ページリード対応のメモリ制御回
路は、内部アドレスによるページ指定動作に基づいてペ
ージアドレス判定信号及びリード・サイクルであること
を示すストローブ信号を出力するように構成し、またマ
イクロプロセッサは、ページリード対応のメモリ制御回
路から出力されるページアドレス判定信号に基づいてリ
ードサイクルに挿入するウエイト・サイクルを制御する
ように構成することが好ましい。さらに、マイクロプロ
セッサのメモリ空間は複数のブロックに分割され、その
ブロックの一部がページリード機能を有するメモリとし
てのＲＯＭ領域として構成されてもよい。
路は、内部アドレスによるページ指定動作に基づいてペ
ージアドレス判定信号及びリード・サイクルであること
を示すストローブ信号を出力するように構成し、またマ
イクロプロセッサは、ページリード対応のメモリ制御回
路から出力されるページアドレス判定信号に基づいてリ
ードサイクルに挿入するウエイト・サイクルを制御する
ように構成することが好ましい。さらに、マイクロプロ
セッサのメモリ空間は複数のブロックに分割され、その
ブロックの一部がページリード機能を有するメモリとし
てのＲＯＭ領域として構成されてもよい。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明を用いた情報処理装
置のブロック図である。マイクロプロセッサ１００は、
ＣＰＵ１０１，周辺回路１０２、及びウエイト制御回路
１０３が内部アドレスバス１０４により接続され、かつ
この内部アドレスバス１０４に接続されるページリード
対応のメモリ制御回路１０５を内蔵している。このペー
ジリード対応のメモリ制御回路１０５では、内部アドレ
スバス１０４の内部アドレスに基づいてページアドレス
の判定を行っており、そのページ判定信号Ｓ１１がウエ
イト制御回路１０３に出力される。この場合、メモリ制
御回路１０５においては、例えば内部アドレスの一部を
記憶しておき、この記憶した内部アドレスと実行中のリ
ード・サイクルの内部アドレスを比較することでページ
アドレスの判定を行っている。なお、前記各回路ブロッ
クはシリコン基板上に形成されている。
参照して説明する。図１は、本発明を用いた情報処理装
置のブロック図である。マイクロプロセッサ１００は、
ＣＰＵ１０１，周辺回路１０２、及びウエイト制御回路
１０３が内部アドレスバス１０４により接続され、かつ
この内部アドレスバス１０４に接続されるページリード
対応のメモリ制御回路１０５を内蔵している。このペー
ジリード対応のメモリ制御回路１０５では、内部アドレ
スバス１０４の内部アドレスに基づいてページアドレス
の判定を行っており、そのページ判定信号Ｓ１１がウエ
イト制御回路１０３に出力される。この場合、メモリ制
御回路１０５においては、例えば内部アドレスの一部を
記憶しておき、この記憶した内部アドレスと実行中のリ
ード・サイクルの内部アドレスを比較することでページ
アドレスの判定を行っている。なお、前記各回路ブロッ
クはシリコン基板上に形成されている。
【００１４】そして、前記マイクロプロセッサ１００の
ページリード対応のメモリ制御回路１０５から出力され
る、実行中のバス・サイクルが外部メモリに対してリー
ド・サイクルであることを示すストローブ信号であるＭ
ＲＤ＊信号Ｓ１２は、ページリード機能を有するＲＯＭ
２００のＯＥ端子２０１に直接接続される。また、この
ＲＯＭ２００には端子２０２にアドレスＳ１３が入力さ
れる。
ページリード対応のメモリ制御回路１０５から出力され
る、実行中のバス・サイクルが外部メモリに対してリー
ド・サイクルであることを示すストローブ信号であるＭ
ＲＤ＊信号Ｓ１２は、ページリード機能を有するＲＯＭ
２００のＯＥ端子２０１に直接接続される。また、この
ＲＯＭ２００には端子２０２にアドレスＳ１３が入力さ
れる。
【００１５】図２は前記ページリード対応のメモリ制御
回路１０５のタイミング図である。バス・サイクルは、
１クロックである４０ｎｓ毎に変化する。ＲＯＭ２００
はＯＥ信号入力からデータ出力までの遅延時間が５０ｎ
ｓ、ページリード時のアドレス入力からデータ出力まで
の遅延時間が５０ｎｓである。
回路１０５のタイミング図である。バス・サイクルは、
１クロックである４０ｎｓ毎に変化する。ＲＯＭ２００
はＯＥ信号入力からデータ出力までの遅延時間が５０ｎ
ｓ、ページリード時のアドレス入力からデータ出力まで
の遅延時間が５０ｎｓである。
【００１６】マイクロプロセッサ１００はデータセット
アップ時間である次のアドレスを出力する２５ｎｓ前か
らのデータ入力の条件を満たすようにするために、ウエ
イト制御回路１０３にページリードの時はウエイト・サ
イクル無し、通常のリードの時はＭＲＤ信号Ｓ１２がＴ
２ステートのクロック立上がりまでアクティブになら
ず、１つのウエイト・サイクルをバス・サイクルに挿入
するように予め設定する。そして内部アドレスをＴ１ス
テートのクロック信号がハイ・レベル期間のアドレスラ
ッチタイミングでラッチし、ページアドレスの判定を行
う。
アップ時間である次のアドレスを出力する２５ｎｓ前か
らのデータ入力の条件を満たすようにするために、ウエ
イト制御回路１０３にページリードの時はウエイト・サ
イクル無し、通常のリードの時はＭＲＤ信号Ｓ１２がＴ
２ステートのクロック立上がりまでアクティブになら
ず、１つのウエイト・サイクルをバス・サイクルに挿入
するように予め設定する。そして内部アドレスをＴ１ス
テートのクロック信号がハイ・レベル期間のアドレスラ
ッチタイミングでラッチし、ページアドレスの判定を行
う。
【００１７】ウエイト制御回路１０３は、ページアドレ
スの判定結果の信号であるページアドレス判定信号Ｓ１
１により、ページアドレスの判定結果に対応してバス・
サイクルにウエイト・サイクルを挿入して、ページリー
ドに対応できるバス・サイクルにする。さらに、ページ
リード対応のメモリ制御回路１０５は、リード・サイク
ルのアドレスがページアドレスと判定されている間は、
ＭＲＤ＊信号Ｓ１２を常にアクティブにして出力する。
スの判定結果の信号であるページアドレス判定信号Ｓ１
１により、ページアドレスの判定結果に対応してバス・
サイクルにウエイト・サイクルを挿入して、ページリー
ドに対応できるバス・サイクルにする。さらに、ページ
リード対応のメモリ制御回路１０５は、リード・サイク
ルのアドレスがページアドレスと判定されている間は、
ＭＲＤ＊信号Ｓ１２を常にアクティブにして出力する。
【００１８】このように、マイクロプロセッサ１００に
内蔵したページリード対応のメモリ制御回路１０５から
は、ページアドレスと判定されている間は常にＭＲＤ＊
信号Ｓ１２がアクティブとされるため、従来のようなＯ
Ｅ＊信号を用いる必要はなく、ページリード機能をもつ
ＲＯＭ２００を直接マイクロプロセッサ１００に接続す
ることが可能となる。また、ページリード対応のメモリ
制御回路１０５では、Ｔ１ステートの立ち下がるまでに
ページアドレス判定を行い、Ｔ１ステートの立下がり時
にはＯＥ＊信号（ＭＲＤ＊信号）をインアクティブにで
きるため、ウエイトサイクルを挿入しなくともデータ転
送が可能となり、これによりリード・サイクルの時間を
短くでき、データ転送の高速化が実現できる。
内蔵したページリード対応のメモリ制御回路１０５から
は、ページアドレスと判定されている間は常にＭＲＤ＊
信号Ｓ１２がアクティブとされるため、従来のようなＯ
Ｅ＊信号を用いる必要はなく、ページリード機能をもつ
ＲＯＭ２００を直接マイクロプロセッサ１００に接続す
ることが可能となる。また、ページリード対応のメモリ
制御回路１０５では、Ｔ１ステートの立ち下がるまでに
ページアドレス判定を行い、Ｔ１ステートの立下がり時
にはＯＥ＊信号（ＭＲＤ＊信号）をインアクティブにで
きるため、ウエイトサイクルを挿入しなくともデータ転
送が可能となり、これによりリード・サイクルの時間を
短くでき、データ転送の高速化が実現できる。
【００１９】次に、図３を用いて本発明の第２の実施形
態について説明する。この実施形態では、マイクロプロ
セッサ１００に複数の種類のメモリ、すなわちページリ
ード機能をもつ２個のＲＯＭ３００，４００と、１個の
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと呼ぶ）５００と、１個のスタティック・ランダ
ム・アクセス・メモリ（以下、ＳＲＡＭと呼ぶ）６００
とを接続している。
態について説明する。この実施形態では、マイクロプロ
セッサ１００に複数の種類のメモリ、すなわちページリ
ード機能をもつ２個のＲＯＭ３００，４００と、１個の
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと呼ぶ）５００と、１個のスタティック・ランダ
ム・アクセス・メモリ（以下、ＳＲＡＭと呼ぶ）６００
とを接続している。
【００２０】これに対応して、ＣＰＵ１０１のメモリ空
間を４つに分割し、ブロック０とブロック１をＲＯＭ領
域、ブロック２をＳＲＡＭ領域、ブロック３をＤＲＡＭ
領域とする。４つのブロックを選択するブロック選択信
号はロウ・レベルがアクティブとして互いに排他的にア
クティブになる４つの信号Ｓ１４ａ〜Ｓ１４ｄとし、ア
クティブになった信号のブロックが選択される。そのう
ち、ブロック０のブロック選択信号Ｓ１４ａをページリ
ード機能をもつＲＯＭ３００のチップ・イネーブル端子
（以下、ＣＥ端子と呼ぶ）３０２、ブロック１のブロッ
ク選択信号Ｓ１４ｂをページリード機能をもつＲＯＭ４
００のＣＥ端子４０２、ブロック２のブロック選択信号
Ｓ１４ｃをＳＲＡＭ６００チップ・セレクト端子（以
下、ＣＳ端子と呼ぶ）６０２に接続しする。
間を４つに分割し、ブロック０とブロック１をＲＯＭ領
域、ブロック２をＳＲＡＭ領域、ブロック３をＤＲＡＭ
領域とする。４つのブロックを選択するブロック選択信
号はロウ・レベルがアクティブとして互いに排他的にア
クティブになる４つの信号Ｓ１４ａ〜Ｓ１４ｄとし、ア
クティブになった信号のブロックが選択される。そのう
ち、ブロック０のブロック選択信号Ｓ１４ａをページリ
ード機能をもつＲＯＭ３００のチップ・イネーブル端子
（以下、ＣＥ端子と呼ぶ）３０２、ブロック１のブロッ
ク選択信号Ｓ１４ｂをページリード機能をもつＲＯＭ４
００のＣＥ端子４０２、ブロック２のブロック選択信号
Ｓ１４ｃをＳＲＡＭ６００チップ・セレクト端子（以
下、ＣＳ端子と呼ぶ）６０２に接続しする。
【００２１】また、ページリード対応のメモリ制御回路
１０５からのＭＲＤ＊信号Ｓ１２はＲＯＭ３００のＯＥ
端子３０１、ＲＯＭ４００のＯＥ端子４０１、ＳＲＡＭ
６００のＯＥ端子６０１に接続する。なお、ＤＲＡＭ５
００にはページリード対応のメモリ制御回路１０５にお
いてブロック３のメモリ空間が選択された時だけ動作す
るＲＡＳ＊信号Ｓ１５，およびＣＡＳ＊信号Ｓ１６と、
ＣＡＳ＊信号Ｓ１６がロウ・レベルの時だけ上位アドレ
スを下位アドレスと共に出力するアドレスとして接続す
る。このようにしてページリード機能をもつＲＯＭ３０
０，４００を含む複数のメモリとマイクロプロセッサ１
００を直接接続することが可能である。
１０５からのＭＲＤ＊信号Ｓ１２はＲＯＭ３００のＯＥ
端子３０１、ＲＯＭ４００のＯＥ端子４０１、ＳＲＡＭ
６００のＯＥ端子６０１に接続する。なお、ＤＲＡＭ５
００にはページリード対応のメモリ制御回路１０５にお
いてブロック３のメモリ空間が選択された時だけ動作す
るＲＡＳ＊信号Ｓ１５，およびＣＡＳ＊信号Ｓ１６と、
ＣＡＳ＊信号Ｓ１６がロウ・レベルの時だけ上位アドレ
スを下位アドレスと共に出力するアドレスとして接続す
る。このようにしてページリード機能をもつＲＯＭ３０
０，４００を含む複数のメモリとマイクロプロセッサ１
００を直接接続することが可能である。
【００２２】この実施形態においても、マイクロプロセ
ッサ１００に内蔵のページリード対応のメモリ制御回路
１０５においては、内部アドレスでページアドレス判定
を行うため、バスサイクルのＴ１ステートの立下がりに
はＯＥ＊信号をインアクティブにできるため通常リード
・サイクルの時間を短くでき、データ転送を高速化する
ことが可能となる。
ッサ１００に内蔵のページリード対応のメモリ制御回路
１０５においては、内部アドレスでページアドレス判定
を行うため、バスサイクルのＴ１ステートの立下がりに
はＯＥ＊信号をインアクティブにできるため通常リード
・サイクルの時間を短くでき、データ転送を高速化する
ことが可能となる。
【００２３】
【発明の効果】以上説明したように、本発明ではマイク
ロプロセッサにおいて、ページリード機能をもつメモリ
のデータを読出す場合に、マイクロプロセッサ内に設け
たメモリ制御回路によってページアドレス判定を内部ア
ドレスで行うことにより、ページアドレスの判定を速く
行うことができる。これにより、ＲＯＭの入力信号であ
るＯＥ信号をマイクロプロセッサから出力でき、リード
・サイクルに挿入するウエイト・サイクルを少なくし、
マイクロプロセッサとＲＯＭとの間のデータ転送を高速
化することが可能となる。
ロプロセッサにおいて、ページリード機能をもつメモリ
のデータを読出す場合に、マイクロプロセッサ内に設け
たメモリ制御回路によってページアドレス判定を内部ア
ドレスで行うことにより、ページアドレスの判定を速く
行うことができる。これにより、ＲＯＭの入力信号であ
るＯＥ信号をマイクロプロセッサから出力でき、リード
・サイクルに挿入するウエイト・サイクルを少なくし、
マイクロプロセッサとＲＯＭとの間のデータ転送を高速
化することが可能となる。
【図１】本発明の情報処理装置の一実施形態のブロック
構成図である。
構成図である。
【図２】図１の装置の動作を説明するためのタイミング
図である。
図である。
【図３】本発明の他の実施形態のブロック構成図であ
る。
る。
【図４】従来の情報処理装置の一例のブロック構成図で
ある。
ある。
【図５】図４の装置の動作を説明するためのタイミング
図である。
図である。
１００ マイクロプロセッサ １０１ ＣＰＵ １０２ 周辺回路 １０３ ウエイト制御回路 １０４ 内部アドレスバス １０５ ページリード対応のメモリ制御回路 ２００，３００，４００ ページリード機能をもつＲＯ
Ｍ ５００ ＤＲＡＭ ６００ ＳＲＡＭ
Ｍ ５００ ＤＲＡＭ ６００ ＳＲＡＭ
Claims (4)
- 【請求項１】 記憶されたデータに対する上位アドレス
からメモリのページを指定し、この指定されたページ内
のデータを下位アドレスにより読み出すページリード機
能をもつメモリと、マイクロプロセッサとを接続して両
者間でデータ転送を行う情報処理装置において、前記マ
イクロプロセッサ内にページリード対応のメモリ制御回
路を内蔵し、このメモリ制御回路はマイクロプロセッサ
内の内部アドレスに基づいてページ指定動作を行うこと
を特徴とする情報処理装置。 - 【請求項２】 ページリード対応のメモリ制御回路は、
内部アドレスの少なくとも上位アドレスを記憶する手段
と、この記憶した上位アドレスと実行中のリード・サイ
クルの内部アドレスの上位アドレスを比較する比較手段
とを備え、この比較結果に基づいてページアドレス判定
信号及びリード・サイクルであることを示すストローブ
信号を出力する請求項１の情報処理装置。 - 【請求項３】 マイクロプロセッサは、ＣＰＵと、周辺
回路と、データを転送する際のバス・サイクルに挿入す
るウエイト・サイクルを制御する手段とを有しており、
前記ウエイト・サイクル制御手段はページリード対応の
メモリ制御回路から出力されるページアドレス判定信号
に基づいてリードサイクルに挿入するウエイト・サイク
ルを制御する請求項２の情報処理装置。 - 【請求項４】 マイクロプロセッサのメモリ空間は複数
のブロックに分割され、そのブロックの一部がページリ
ード機能を有するメモリとしてのＲＯＭ領域として構成
される請求項１ないし３のいずれかの情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22856795A JPH0954724A (ja) | 1995-08-14 | 1995-08-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22856795A JPH0954724A (ja) | 1995-08-14 | 1995-08-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954724A true JPH0954724A (ja) | 1997-02-25 |
Family
ID=16878393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22856795A Pending JPH0954724A (ja) | 1995-08-14 | 1995-08-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006003693A1 (ja) * | 2004-06-30 | 2006-01-12 | Renesas Technology Corp. | データプロセッサ |
-
1995
- 1995-08-14 JP JP22856795A patent/JPH0954724A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006003693A1 (ja) * | 2004-06-30 | 2006-01-12 | Renesas Technology Corp. | データプロセッサ |
| US7725665B2 (en) | 2004-06-30 | 2010-05-25 | Renesas Technology Corp. | Data processor |
| US7953941B2 (en) * | 2004-06-30 | 2011-05-31 | Renesas Electronics Corporation | Data processor with memory controller having burst access operation |
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