KR20050079862A - 접근 금지 신호를 갖는 듀얼 포트 메모리 장치 - Google Patents

접근 금지 신호를 갖는 듀얼 포트 메모리 장치 Download PDF

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Abstract

접근 금지 신호를 갖는 듀얼 포트 메모리 장치가 개시된다. 본 발명의 듀얼 포트 메모리 장치는 동일한 메모리 뱅크로의 동시 접근을 제어하기 위하여 하드와이어된 우선 순위 및 뱅크 어드레스 신호에 응답하여 접근 금지 신호를 발생시킨다. 이에 따라 동일 메모리 뱅크로의 억세스 충돌이 방지된다.

Description

접근 금지 신호를 갖는 듀얼 포트 메모리 장치{Dual port memory device having protection signal}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 접근 금지 신호를 갖는 듀얼 포트 메모리 장치에 관한 것이다.
듀얼 포트 메모리 장치는 하나로 형성된 패키지 안에 공유 메모리와 입출력 장치로 구성되며 읽기/쓰기 신호를 받아 들여 데이터를 독출하거나 기입하는 장치이다.
도 1은 종래의 듀얼 포트 메모리 장치를 설명하는 도면이다. 이를 참조하면, 듀얼 포트 메모리 장치(100)는 외부 장치와 연결되는 2개의 인터페이스부들(102, 104)과 인터페이스부들(102, 104)을 통해 입력/출력되는 신호들을 제어하는 제어부(106), 그리고 제어부(106)로부터 입출력되는 데이터를 저장하거나 독출하는 메모리부(108)를 포함한다.
각각의 인터페이스부(102, 104)는 외부 장치(미도시)로부터 인가되는 칩 인에이블 신호들(, ), 읽기/쓰기 신호들(, ), 어드레스 신호들(, )을 입력받아 제어부(106)로 전달하고, 제어부(106)는 이들 신호들을 분석하여 외부 장치의 요구대로 데이터 신호들(, )을 메모리부(108)로/로부터 저장하거나 독출한다. 기재된 첨자 부호중에서 'L'은 듀얼 포트 메모리의 좌측 포트를 나타내고 'R'은 듀얼 포트 메모리의 우측 포트를 나타낸다.
이러한 듀얼 포트 메모리 장치(100)에서 외부 장치로부터 인가되는 제1 어드레스 신호()와 제2 어드레스가 동일한 경우, 즉 메모리부(108) 내 동일한 메모리 뱅크를 억세스하는 경우 억세스 충돌 현상이 발생된다.
그러므로, 동일한 메모리의 동시 접근을 제어할 수 있는 듀얼 포트 메모리 장치의 존재가 요구된다.
본 발명의 목적은 접근 금지 신호를 구비하는 듀얼 포트 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 듀얼 포트 메모리 장치는 다수개의 메모리 뱅크들; 메모리 뱅크를 억세스하는 제1 및 제2 메모리 뱅크 선택 어드레스들에 응답하고 설정된 우선 순위에 따라 제1 및 제2 용인 신호를 발생하는 우선 순위 결정부; 및 제1 및 제2 용인 신호에 각각 응답하여 제1 및 제2 접근 금지 신호를 발생하는 접근 금지 신호 발생부를 포함한다.
바람직하기로, 우선 순위 결정부에는 우선 순위가 하드웨어적으로 고정되어 있고, 제1 및 제2 접근 금지 신호들 각각은 듀얼 포트 메모리 장치와 연결되는 외부 장치들로 제공되어 듀얼 포트 메모리 장치로의 억세스 가능 여부를 알린다. 특별하게, 듀얼 포트 메모리 장치는 SDRAM으로 구성된다.
따라서, 상술한 본 발명의 듀얼 포트 메모리 장치에 의하면, 동일한 메모리 뱅크로의 동시 접근을 제어하기 위하여 하드와이어된 우선 순위 및 뱅크 어드레스 신호에 응답하여 접근 금지 신호를 발생시킨다. 이에 따라 동일 메모리 뱅크로의 억세스 충돌이 방지된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 듀얼 포트 메모리 장치를 설명하는 도면이다. 이를 참조하면, 듀얼 포트 메모리 장치(200)는 SDRAM 타입의 메모리 장치로써, 다수개의 뱅크들(201, 202, 203, 204), 우선 순위 결정부(210), 접근 금지 신호 발생부들(220, 222), 어드레스 디코더들(230, 232), 데이터 경로부들(241, 242, 243, 244), 그리고 데이터 먹스부들(250, 252)을 포함한다.
듀얼 포트 메모리 장치(200)로 입력되는 신호들은 대표적으로 시스템 클럭(SCLK), 제1 포트 군을 이루는 라스 신호(), 카스 신호(), 어드레스 신호(), 데이터 신호(), 그리고 접근 금지 신호()와 제2 포트 군을 이루는 라스 신호(), 카스 신호(), 어드레스 신호(), 데이터 신호(), 그리고 접근 금지 신호()로 나타낸다. 라스 신호(, ), 카스 신호(, ), 어드레스 신호(, )는 통상의 SDRAM에 사용되는 신호들로 당업자에게 자명하다.
제1 및 제2 접근 금지 신호(, )는 듀얼 포트 메모리 장치(200)와 연결되는 외부 장치들(미도시)의 듀얼 포트 메모리 장치(200)의 억세스 여부를 알리는 신호이다. 제1 및 제2 접근 금지 신호(, )는 우선 순위 결정부(210)와 접근 금지 신호 발생부들(220, 222)을 통해 각각 발생된다.
우선 순위 결정부(210)는 좌측에서 입력되는 제1 어드레스 신호()에 포함된 제1 뱅크 선택 신호()와 우측에서 입력되는 제2 어드레스 신호()에 포함된 제2 뱅크 선택 신호()를 비교하여 동일 뱅크를 선택하는 지 여부를 판별한다.
만약, 제1 뱅크 선택 신호()와 제2 뱅크 선택 신호()가 동일 뱅크를 선택하지 않으면, 우선 순위 결정부(210)는 제1 및 제2 용인 신호(, )를 로직 "1"로 발생시킨다. 로직 "1"의 제1 및 제2 용인 신호(, )는 접근 금지 신호 발생부(220, 222)로 제공되어 로직 "1"의 제1 및 제2 접근 금지 신호(, )로 발생된다. 이것은 듀얼 포트 메모리 장치(200)의 좌측 및 우측에 연결되는 외부 장치의 듀얼 포트 메모리 장치(200)로의 억세스를 허용한다는 것을 의미한다.
한편, 제1 뱅크 선택 신호()와 제2 뱅크 선택 신호()가 동일 뱅크를 선택하면, 우선 순위 결정부(210)는 그 내부의 하드웨어적으로 고정된 우선 순위에 따라 제1 또는 제2 용인 신호(, )를 로직 "1"로 선택적으로 발생시킨다. 예를 들어, 제1 용인 신호()가 로직 "1"로 발생되고 제2 용인 신호()가 로직 "0"으로 발생되는 경우, 제1 접근 금지 신호()는 로직 "1"로, 그리고 제2 접근 금지 신호()는 로직 "0"으로 발생된다. 이것은 듀얼 포트 메모리 장치(200)의 좌측에 연결되는 외부 장치의 듀얼 포트 메모리 장치(200)로의 억세스를 허용하는 반면, 듀얼 포트 메모리 장치(200)의 우측에 연결되는 외부 장치의 듀얼 포트 메모리 장치(200)로의 억세스를 허용하지 않는다는 것을 의미한다.
이러한 듀얼 포트 메모리 장치(200)의 동작 타이밍 다이어그램이 도 3에 도시되어 있다. 이를 참조하면, 순차적으로 입력되는 시스템 클럭(SCLK)에 동기된 제1 라스 신호()와 함께 제1 어드레스 신호()로 로우 어드레스(RA)가 입력되고 동일한 시스템 클럭(SCLK)에 동기된 제2 라스 신호()와 함께 제2 어드레스 신호()로 동일한 로우 어드레스(RA)가 입력된다. 이 때의 로우 어드레스(RA)는 동일 뱅크(201, 202, 203, 204, 도 2)를 선택하는 신호라고 가정한다. 이 후, 제1 접근 금지 신호()는 로직 "H"를 유지하는 반면에, 제2 접근 금지 신호()는 로직 "L"으로 천이한다. 이에 따라, 제1 포트 군의 제1 데이터 신호()로 버스트 길이에 해당하는 소정의 데이터들(D0-D3)이 출력된다. 이 때 제2 포트 군의 데이터 신호()로는 데이터 입출력이 차단된다.
따라서, 본 발명의 듀얼 포트 메모리 장치(200)는 제1 및 제2 어드레스 신호(, )가 동일한 뱅크를 선택하는 경우 하나의 포트로 입력되는 어드레스 신호()에 대해서만 해당 뱅크를 억세스하도록 허용함으로써, 두 포트들에 의한 메모리 충돌을 방지한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 듀얼 포트 메모리 장치에 의하면, 동일한 메모리 뱅크로의 동시 접근을 제어하기 위하여 하드와이어된 우선 순위 및 뱅크 어드레스 신호에 응답하여 접근 금지 신호를 발생시킨다. 이에 따라 동일 메모리 뱅크로의 억세스 충돌이 방지된다.
도 1은 종래의 듀얼 포트 메모리 장치를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 듀얼 포트 메모리 장치를 설명하는 도면이다.
도 3은 도 2의 듀얼 포트 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면이다.

Claims (4)

  1. 다수개의 메모리 뱅크들;
    상기 메모리 뱅크를 억세스하는 제1 및 제2 메모리 뱅크 선택 어드레스들에 응답하고 설정된 우선 순위에 따라 제1 및 제2 용인 신호를 발생하는 우선 순위 결정부; 및
    상기 제1 및 제2 용인 신호에 각각 응답하여 제1 및 제2 접근 금지 신호를 발생하는 접근 금지 신호 발생부를 구비하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  2. 제1항에 있어서, 상기 우선 순위 결정부는
    상기 우선 순위를 하드웨어적으로 고정시키는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 접근 금지 신호들 각각은
    상기 듀얼 포트 메모리 장치와 연결되는 외부 장치들로 제공되어 상기 듀얼 포트 메모리 장치로의 억세스 가능 여부를 알리는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  4. 제1항에 있어서, 상기 듀얼 포트 메모리 장치는
    SDRAM인 것을 특징으로 하는 듀얼 포트 메모리 장치.
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