JPH0945079A

JPH0945079A - デュアルポートｒａｍ

Info

Publication number: JPH0945079A
Application number: JP7188698A
Authority: JP
Inventors: Nobuaki Niimori; 信明新森
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Priority date: 1995-07-25
Filing date: 1995-07-25
Publication date: 1997-02-14
Also published as: TW358908B; KR100327779B1; EP0756282A2; EP0756282A3; US5901104A; KR970008168A; US5812486A

Abstract

(57)【要約】【目的】デュアルポートＲＡＭでのアクセスの重なり
を防止して、入出力データの破壊を防止する。【構成】デュアルポートＲＡＭ１０の２つのデータ出
力端子Ｔ_OL，Ｔ_ORには、ラッチ１２，１３がそれぞれ設
けられ、メモリセルアレイ部１１から読出され出力デー
タはそれらラッチ１２，１３に格納される。ラッチ１
２，１３から両側のＭＰＵ（マイクロプロセッサユニッ
ト）２０，３０にデータが転送される。ラッチ１２，１
３にデータを格納する期間は、各制御回路１４，１５か
らの読出し制御信号ＲＤ_L，ＲＤ_Rで設定される。一
方、メモリセルアレイ部１１に入力データを書込む期間
は、各制御回路１４，１５からの書込み制御信号Ｗ
Ｒ_L，ＷＲ_Rで設定される。制御信号ＲＤ_L，ＲＤ_Rと
制御信号ＷＲ_L，ＷＲ_Rとは、読み書きの実力に合わせ
て十分短くなり、アクセスの重なりが防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置に設け
られ、複数のマイクロプロセッサユニット（以下、ＭＰ
Ｕという）から、非同期にアクセスされるデュアルポー
トＲＡＭに関するものである。

【０００２】

【従来の技術】従来のデータ処理装置には、複数のＭＰ
Ｕを備えたものがある。このように、複数のＭＰＵを備
えたデータ処理装置では、ＭＰＵ間のデータ通信が行わ
れてデータの処理が行われている。データ通信を行う方
法の一つに、複数（主に二つ）のＭＰＵから非同期にア
クセスできるデュアルポートＲＡＭを使用する方法があ
る。デュアルポートＲＡＭは、メモリセルに対する読出
し及び書込みをするためのポートを２つ有している。各
ポートは、両側に配置されたＭＰＵに対してアドレスバ
ス及びデータバス等で接続れている。デュアルポートＲ
ＡＭ内のメモリセルアレイに対して、両側のＭＰＵが、
その二つのポートを介して非同期に（即ち、独立し
て）、アクセスを行なう。デュアルポートＲＡＭのアク
セス時に、二つのアドレスバスを介して、両側のＭＰＵ
から同時に同じ番地が指定される場合がある。このとき
に、両ポートが読出しモード動作で使用される場合は問
題ないが、一方が書込みモードで動作し、他方が読出し
モードで動作している場合、一方が書込みモードで動作
しているために、他方で読出しているデータが途中から
変化することがある。また、両方のポートで同時に書込
みモード動作をし、互いに逆のデータを同じメモリセル
に書き込むと、該メモリセルに書込まれるデータが不定
となるという問題が発生する。

【０００３】それらの問題を解決するために、従来のデ
ータ処理装置では、二つのＭＰＵから各アドレスバスを
介して与えられるアドレスが一致した場合に、両ポート
の動作モードを調整する構成にしている。このようなデ
ータ処理装置には、デュアルポートＲＡＭの両ポートに
与えられるアドレスの監視を行い、アドレスが一致した
ときに、両ポートの動作モードを調整する信号を発生す
るアドレス一致調整回路と、その両ポートに対してチッ
プセレクト信号をそれぞれ与えるゲート回路等が、設け
られている。アドレス一致調整回路は、両方から与えら
れるアドレスの一致を検出すると共に、どちらのＭＰＵ
から与えられたアドレスが先に確定したかも検出する。
そして、先に確定したアドレスを受けたポート（以下、
先着ポートという）に対して優先権を与え、無条件にア
クセスを受け付けさせる。また、後に確定したアドレス
を受けたポート（以下、後着ポートという）に対してア
ドレスを供給したＭＰＵ及びチップセレクト信号を与え
るゲート回路に、優先権を宣言する信号BUSYを与え、後
着ポートにおけるアクセスを制限している。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
デュアルポートＲＡＭにおいては、次のような課題があ
った。図２は、従来のデュアルポートＲＡＭとその周辺
を示す構成ブロック図である。二つのＭＰＵ１，２の間
に、デュアルポートＲＡＭ３は配置される。デュアルポ
ートＲＡＭ３の一方のポート（Ｌ）には、ＭＰＵ１から
のアドレスバスＡＢ１とデータバスＤＢ１が接続されて
いる。デュアルポートＲＡＭ３の他方のポート（Ｒ）に
は、ＭＰＵ２からのアドレスバスＡＢ２とデータバスＤ
Ｂ２が接続されている。そして、デュアルポートＲＡＭ
３の周囲には、デュアルポートＲＡＭ３の両ポートの動
作モードを調整するために設けられた２つのゲート回路
４，５とアドレス一致調整回路６が設けられている。ア
ドレス一致調整回路６には、アドレスバスＡＢ１とアド
レスバスＡＢ２が接続されている。このアドレス一致調
整回路６は、優先権の発生を知らせる信号BUSYを発生す
るものであり、その信号BUSYは、各ゲート回路４，５及
びＭＰＵ１，２に送出される接続となっている。ゲート
回路４は、ＭＰＵ１から受けたチップセレクト信号ＣＳ
１をデュアルポートＲＡＭのポート（Ｌ）に供給する接
続であり、信号BUSYが与えられた場合には、信号ＣＳ１
の供給を停止する構成となっている。ゲート回路５は、
ＭＰＵ２から受けたチップセレクト信号ＣＳ２をデュア
ルポートＲＡＭのポート（Ｒ）に供給するものであり、
信号BUSYが与えられた場合には信号ＣＳ２の供給を停止
する構成になっている。

【０００５】アドレス一致調整回路６は、二つのＭＰＵ
１，２から与えられたアドレスを監視してアドレスの一
致を検出すると共に、この時、どちらのＭＰＵから与え
られたアドレスが先に確定したかも検出する。そして、
アドレス一致調整回路６はアドレスが一致している期
間、後着ポートにアドレスを与えたＭＰＵ１またはＭＰ
Ｕ２と、その後着ポートにチップセレクト信号を供給し
ているゲート回路４またはゲート回路５とに、有効レベ
ルの信号BUSYを送出する。これによって、先着ポートに
おけるアクセスに対して、優先権が与えられる。信号BU
SYは、ＭＰＵの動作を一時的に停止させる機能を有した
各ＭＰＵ１，２の端子ＲＥＤＹに入力されるのが一般的
であり、信号BUSYが有効レベルとなることで、アドレス
が一致している期間、ＭＰＵ１またはＭＰＵ２の動作が
停止する。即ち、デュアルボートＲＡＭ３に対して、後
着ポートを介してアクセスしようとしたＭＰＵ１または
ＭＰＵ２は、一時的に停止となるので、停止したＭＰＵ
１またはＭＰＵ２において処理すべき、他の信号処理が
遅れることになる。また、デュアルポートＲＡＭ３の両
ポート（Ｌ），（Ｒ）において、同一のアドレスがまっ
たく同時に確定した場合、どちらのＭＰＵに信号BUSYを
送出するか不定となるという問題が発生する。本発明は
前記従来技術が持っていた課題として、両ポート
（Ｌ），（Ｒ）から同時に同アドレスでアクセスを行っ
た場合に、アクセスしたデータが破壊されることがある
点と、それを解決しようとすると、信号BUSYによってＭ
ＰＵが一時停止し、処理の遅れが発生するという点と
を、解決したデュアルポートＲＡＭを提供するものであ
る。

【０００６】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、メモリセルアレイと、互いに独立し
て供給される第１及び第２のアドレスをそれぞれ入力す
る第１及び第２のアドレス端子と、互いに独立して供給
される第１及び第２の入力データをそれぞれ入力する第
１及び第２のデータ入力端子と、互いに独立した第１及
び第２の出力データをそれぞれ出力する第１及び第２の
データ出力端子と、第１または第２のアドレスで選択さ
れたメモリセルアレイ中のメモリセルに対して、第１ま
たは第２の入力データをそれぞれ書き込む機構と、第１
または第２のアドレスで選択されたメモリセルから第１
または第２の出力データを読出して、第１または第２の
データ出力端子にそれぞれ与える機構と、互いに独立の
第１及び第２の読出し信号をそれぞれ入力する第１及び
第２のリード端子と、互いに独立の第１及び第２の書込
み信号をそれぞれ入力する第１及び第２のライト端子と
を備え、第１のアドレス端子、第１のデータ入力端子及
び第１のデータ出力端子側からのメモリセルアレイに対
するアクセスと、第２のアドレス端子、第２のデータ入
力端子及び第２のデータ出力端子側からの該メモリセル
アレイに対するアクセスとを、第１及び第２の読出し信
号と第１及び第２の書込み信号に基づいて非同期に行う
デュアルポートＲＡＭにおいて、次のような第１及び第
２のラッチと、第１及び第２の制御回路とを設けてい
る。

【０００７】第１及び第２のラッチは、第１及び第２の
データ出力端子にそれぞれ接続され、各選択されたメモ
リセルから読出された第１及び第２の出力データをそれ
ぞれ格納するものである。第１及び第２の制御回路は、
第１及び第２の読出し信号に基づき、メモリセルから読
出された出力データを第１及び第２のラッチに格納する
タイミングとその期間を設定する第１及び第２の読出し
制御信号をそれぞれ生成すると共に、第１及び第２の書
込み信号に基づき、第１及び第２のデータ入力端子から
の入力データをメモリセルに書込むタイミングとその期
間を設定する第１及び第２の書込み制御信号をそれぞれ
生成する機能を有しいている。第２の発明は、第１の発
明における第１の制御回路と第２の制御回路とは、相互
監視を行ない、メモリセルアレイに対する両側からアク
セスを調整する構成にしている。

【０００８】

【作用】第１の発明によれば、以上のようにデュアルポ
ートＲＡＭを構成したので、デュアルポートＲＡＭは、
第１のアドレス端子、第１のデータ入力端子及び第１の
データ出力端子側からのメモリセルアレイに対するアク
セスと、第２のアドレス端子、第２のデータ入力端子及
び第２のデータ出力端子側からの該メモリセルアレイに
対するアクセスとを、第１及び第２の読出し信号と第１
及び第２の書込み信号に基づいて非同期に行う。ここ
で、第１及び第２のアドレス端子からは、アクセスする
メモリセルに対応する第１及び第２のアドレスが、入力
される。データ読出しをする場合、第１または第２のア
ドレスによって選択されたメモリセルから、読出された
出力データが、第１及び第２のデータ出力端子に接続さ
れた第１または第２のラッチに格納される。このとき
の、格納タイミングとその期間は、第１または第２の読
出し信号に基づいて第１または第２の制御回路で生成さ
れた読出し制御信号で設定される。そして、第１及び第
２のラッチから第１及び第２のデータ出力端子を介し
て、出力データが所望の期間出力される。データの書込
みを行なう場合には、第１または第２のデータ入力端子
からの入力データが、選択されたメモリセルに書込まれ
る。このときの書込みタイミングとその期間は、第１ま
たは第２の書込み信号に基づいて第１または第２の制御
回路で生成された書込み制御信号で設定される。それ
ら、格納の期間と書込み期間は、メモリセルアレイのア
クセススピードの実力に合わせて、十分に短くすること
が可能である。よって、例えば同じアドレスに基づいた
アクセスが発生しても、実質的に、選択されたメモリセ
ルに対する読み書きのタイミングがずれる。第２の発明
によれば、第１の発明における第１及び第２に制御回路
は、相互監視を行う。相互監視の結果で、同時に同一の
メモリセルに対して、両側からの書込みが発生する場合
や、一方が読出し他方が書込みを行なう場合のような、
入力データや出力データの破壊を伴うアクセスが、調整
される。従って、前記課題を解決できるのである。

【０００９】

【実施例】第１の実施例図１は、本発明の第１の実施例を示すデュアルポートＲ
ＡＭの構成ブロック図である。このデュアルポートＲＡ
Ｍ１０は二つのＭＰＵ２０，３０の間に設けらて、両方
のＭＰＵ２０，３０から非同期のアクセスを受けるもの
である。ＭＰＵ２０に接続されたアドレスバスＡＢ２０
は、デュアルポートＲＡＭ１０の第１のアドレス端子Ｔ
_ALに接続され、ＭＰＵ２０に接続されたデータバスＤＢ
２０は、第１のデータ入力端子Ｔ_IL及び第１のデータ出
力端子Ｔ_OLに接続されている。ＭＰＵ３０に接続された
アドレスバスＡＢ３０は、デュアルポートＲＡＭ１０の
第２のアドレス端子Ｔ_ARに接続され、ＭＰＵ３０に接続
されたデータバスＤＢ３０は、第２のデータ入力端子Ｔ
_IR及び第１のデータ出力端子Ｔ_ORに接続されている。各
アドレスバスＡＢ２０，ＡＢ３０は、デュアルポートＲ
ＡＭ１０に対して、互いに独立したアクセス用の第１及
び第２のアドレスａ２０，ａ３０をそれぞれ供給するも
のであり、各データバスＤＢ２０，３０は、デュアルポ
ートＲＡＭ１０に対する第１及び第２の入力データＤ２
０，Ｄ３０をそれぞれ供給すると共に、該デュアルポー
トＲＡＭ１０の第１及び第２の出力データｄ２０，ｄ３
０を、ＭＰＵ２０，３０にそれぞれ転送するものであ
る。

【００１０】各ＭＰＵ２０，３０は、互いに独立の第１
及び第２の読出し信号ＯＥ₂₀／，ＯＥ₃₀／と、互いに独
立の第１及び第２の書込み信号ＷＥ₂₀／，ＷＥ₃₀／とを
生成して、デュアルポートＲＡＭ１０にそれぞれ与える
機能を有している。各読出し信号ＯＥ₂₀／，ＯＥ₃₀／
は、デュアルポートＲＡＭ１０の第１及び第２のリード
端子Ｔ_r2，Ｔ_r3にそれぞれ与えられ、各書込み信号ＷＥ
₂₀／，ＷＥ₃₀／は第１及び第２のライト端子Ｔ_w2，Ｔ_w3
にそれぞれ与えられる構成である。デュアルポートＲＡ
Ｍ１０において、アドレス端子Ｔ_AL，Ｔ_ARはメモリセル
アレイ部１１に接続されている。このメモリセルアレイ
部１１の他の入力側が、データ入力端子Ｔ_ILとデータ入
力端子Ｔ_IRになっている。メモリセルアレイ部１１の２
つの出力側には、第１及び第２のラッチ１２，１３が、
それぞれ設けられている。各ラッチ１２，１３の出力側
が、バスを介してデータ出力端子Ｔ_OL，Ｔ_ORにそれぞれ
接続されている。リード端子Ｔ_r2とライト端子Ｔ_w2は、
第１の制御回路１４に接続され、リード端子Ｔ_r3とライ
ト端子Ｔ_w3は、第２の制御回路１５に接続されている。
制御回路１４は、読出し信号ＯＥ₂₀／と書込み信号ＷＥ
₂₀／に基づいた各種制御信号を生成する。そして、制御
回路１４はメモリセルアレイ部１１に対してアクセスの
ための読出し制御信号ＲＤ_Lと書込み制御信号ＷＲ_L、
ラッチ１２に対してその書込み制御信号ＲＤ_L、ラッチ
１２の出力側に対して制御信号ＤＥ_Lを与える機能を有
している。制御回路１５は読出し信号ＯＥ₃₀／と書込み
信号ＷＥ₃₀／に基づいた各種制御信号を生成する。制御
回路１５は、メモリセルアレイ部１１に対してアクセス
のための読出し制御信号ＲＤ_Rと書込み制御信号Ｗ
Ｒ_R、ラッチ１３に対してはその読出し制御信号Ｒ
Ｄ_R、ラッチ１３の出力側に対しては制御信号ＤＥ_Rを
与える機能を有している。

【００１１】図３は、図１中のメモリセルアレイ部の構
成例を示すブロック図である。メモリセルアレイ部１１
内には、複数のメモリセルＭＣが配列されたメモリセル
アレイ４０が設けられている。各メモリセルＭＣは、同
様の構成であり、４本のビット線と２本のワード線と間
に同様に接続されている。図３に示されたメモリセルＭ
Ｃは、４本のビット線ＢＬ１〜ＢＬ４と２本のワード線
ＷＬ１，ＷＬ２に接続されている。メモリセルＭＣは、
２個のインバータ４１，４２が襷がけ接続されて構成さ
れたフリップフロップを有している。フリップフロップ
の２個の入出力ノードＮ１，Ｎ２のうち、入出力ノード
Ｎ１は、ＮＭＯＳ４３を介してビット線ＢＬ１に接続さ
れると共に、ＮＭＯＳ４４を介してビット線ＢＬ３に接
続されている。入出力ノードＮ２はＮＭＯＳ４５を介し
てビット線ＢＬ２に接続されると共に、ＮＭＯＳ４６を
介してビット線ＢＬ４に接続されている。ＮＭＯＳ４３
及びＮＭＯＳ４５のゲートには、デコーダ４７からのワ
ード線ＷＬ１が共通接続され、ＮＭＯＳ４４及びＮＭＯ
Ｓ４６のゲートには、デコーダ４８からのワード線ＷＬ
２が共通接続されている。なお、各デコーダ４７，４８
には、アドレス端子Ｔ_AL，Ｔ_ARを介して与えられたアド
レスａ２０，ａ３０がそれぞれ供給される構成である。

【００１２】データ入力端子Ｔ_ILから入力された入力デ
ータＤ２０は、２個のインバータ５０，５１を介してビ
ット線ＢＬ１に与えられると共に、インバータ５２を介
してビット線ＢＬ２に与えられる接続となっている。な
お、インバータ５１，５２のの出力側は、書込み制御信
号ＷＲ_Lによって出力制御され、その書込み制御信号Ｗ
Ｒ_Lが有効レベルのときのみ、データをビット線ＢＬ
１，ＢＬ２に与える構成である。データ入力端子Ｔ_IRか
ら入力された入力データＤ３０は、２個のインバータ５
３，５４を介してビット線ＢＬ３に与えられると共に、
インバータ５５を介してビット線ＢＬ４に与えられる接
続となっている。なお、インバータ５４，５５のの出力
側は、書込み制御信号ＷＲ_Rによって出力制御され、そ
の制御信号ＷＲ_Rが有効レベルのときのみ、データをビ
ット線ＢＬ３，ＢＬ４へ与える構成である。各ビット線
ＢＬ１，ＢＬ２は、センスアンプ６０に接続され、各ビ
ット線ＢＬ３，ＢＬ４は、センスアンプ６１に接続され
ている。各センスアンプ６０，６１には、読出し制御信
号ＲＤ_L，ＲＤ_Rがそれぞれ入力される構成である。読
出し制御信号ＲＤ_Lは、センスアンプ６０のアクティブ
信号となり、該読出し制御信号ＲＤ_Lが有効の期間、セ
ンスアンプ６０は、ビット線ＢＬ１，ＢＬ２から与えら
れた出力データを、図１中のラッチ１２に与えるように
機能する。読出し制御信号ＲＤ_Rは、センスアンプ６１
のアクティブ信号となり、該読出し制御信号ＲＤ_Rが有
効な期間、センスアンプ６１は、ビット線ＢＬ３，ＢＬ
４から与えられた出力データを、ラッチ１３に与えるよ
うに機能する。

【００１３】図４は、図１中の制御回路１４，１５を示
す構成ブロック図である。制御回路１４は、リード端子
Ｔ_r2に接続されたパルス発生回路１４−１と、ライト端
子Ｔ_w2に接続されたパルス発生回路１４−２を備えてい
る。パルス発生回路１４−１は、メモリセルアレイ部１
１中のメモリセルＭＣからラッチ１２に、データを読み
出すタイミングとその期間を設定する読出し制御信号Ｒ
Ｄ_Lを発生すると共に、ラッチ１２の格納しているデー
タをＭＰＵ２０に転送する期間を設定する制御信号ＤＥ
_Lを発生するものである。パルス発生回路１４−２は、
メモリセルＭＣに対して、ＭＰＵ２０から与えられた入
力データＤ２０を書込むタイミングとその期間を設定す
る書込み制御信号ＷＲ_Lを発生するものである。制御回
路１５は、リード端子Ｔ_r3に接続されたパルス発生回路
１５−１と、ライト端子Ｔ_w3に接続されたパルス発生回
路１５−２を備えている。パルス発生回路１５−１は、
メモリセルアレイ部１１中のメモリセルＭＣからラッチ
１３に、データを読み出すタイミングとその期間を設定
する読出し制御信号ＲＤ_Rを発生すると共に、ラッチ１
３の格納しているデータをＭＰＵ３０に転送する期間を
設定する制御信号ＤＥ_Rを発生するものである。パルス
発生回路１５−２は、メモリセルＭＣに対して、ＭＰＵ
３０から与えられた入力データＤ３０を書込むタイミン
グとその期間を設定する書込み制御信号ＷＲ_Rを発生す
るものである。

【００１４】図５は図１の読出し動作を示すタイムチャ
ートであり、図６は図１の書込み動作を示すタイムチャ
ートである。これらの図５，６を参照しつつ、図１のデ
ュアルポートＲＡＭ１０の動作を説明する。このデュア
ルポートＲＡＭ１０では、アドレス端子Ｔ_AL、データ出
力端子Ｔ_OL、データ入力端子Ｔ_IL、リード端子Ｔ_r2、及
びライト端子Ｔ_w2側からのアクセスと、アドレス端子Ｔ
_AR、データ出力端子Ｔ_OR、データ入力端子Ｔ_IR、リード
端子Ｔ_r3、及びライト端子Ｔ_w3側との、両側からのアク
セスが非同期（即ち、独立して）に行なわれる。まず、
アドレス端子Ｔ_AL、データ出力端子Ｔ_OL、データ入力端
子Ｔ_IL、リード端子Ｔ_r2、及びライト端子Ｔ_w2側から読
出しを行う場合を説明する。ＭＰＵ２０からアドレス端
子Ｔ_ALを介して与えられたアドレスａ２０に基づき、読
出し対象のメモリセルＭＣが選択される。即ち、図３中
のデコーダ４７が、対象のメモリセルＭＣの接続された
ワード線ＷＬ１のレベルを“Ｈ”にする。ワード線ＷＬ
１が“Ｈ”となってＮＭＯＳ４３，４５がオンし、メモ
リセルＭＣが各ビット線ＢＬ１，ＢＬ２に接続される。
ＭＰＵ２０が読出し信号ＯＥ₂₀／を有効の“Ｌ”レベル
にすると、制御回路１４中のパルス発生回路１４−１
は、読出し制御信号ＲＤ_Lを有効の“Ｈ”レベルにす
る。即ち、パルス発生回路１４−１は、その信号ＯＥ₂₀
／の変化の前縁直後から所定の期間、図５のように
“Ｈ”レベルのパルスを送出する。“Ｈ”レベルの読出
し制御信号ＲＤ_Lはセンスアンプ６０に与えられ、セン
スアンプ６０がアクティブになり、２本のビット線ＢＬ
１，ＢＬ２を介してメモリセルＭＣのデータが増幅さ
れ、そのデータがラッチ１２に与えられる。ラッチ１２
にも読出し制御信号ＲＤ_Lが与えられており、読出し制
御信号ＲＤ_Lが“Ｈ”の期間に、このラッチ１２は、メ
モリセルＭＣから読出されたデータを出力データｄ２０
として格納する。続いて、パルス発生器１４−１は、制
御信号ＤＥ_Lのレベルを有効の“Ｈ”レベルにする。こ
の制御信号ＤＥ_Lが有効な期間は、読出し制御信号ＲＤ
_Lの有効な期間が終了してから、読出し信号ＯＥ₂₀／の
有効な期間の後端までとする。制御信号ＤＥ_Lが有効な
期間、ラッチ１２からデータ出力端子Ｔ_OL及びデータバ
スＤＢ２０を介して、ＭＰＵ２０に出力データｄ２０が
転送される。なお、アドレス端子Ｔ_AR、データ出力端子
Ｔ_OR、データ入力端子Ｔ_IR、リード端子Ｔ_r3、及びライ
ト端子Ｔ_w3側から読出しを行う場合も、同様の動作が行
なわれる。

【００１５】次に、アドレス端子Ｔ_AR、データ出力端子
Ｔ_OR、データ入力端子Ｔ_IR、リード端子Ｔ_r3、及びライ
ト端子Ｔ_w3側から書込みを行う動作を説明する。ＭＰＵ
３０からアドレス端子Ｔ_ARを介して与えられたアドレス
ａ３０に基づき、書込み対象のメモリセルＭＣが選択さ
れる。即ち、デコーダ４８が、対象のメモリセルＭＣの
接続されたワード線ＷＬ２のレベルを“Ｈ”にする。ワ
ード線ＷＬ２が“Ｈ”となってＮＭＯＳ４４，４６がオ
ンし、メモリセルＭＣが各ビット線ＢＬ３，ＢＬ４に接
続される。一方、ＭＰＵ３０が書込み信号ＷＥ₃₀／を有
効の“Ｌ”レベルにすると、制御回路１５中のパルス発
生回路１５−２は、書込み制御信号ＷＥ_Rを有効の
“Ｈ”レベルにする。即ち、パルス発生回路１５−２
は、その信号ＷＥ_Rの変化の後端の直後から所定の期
間、図６のように“Ｈ”レベルのパルスを送出する。
“Ｈ”レベルの書込み制御信号ＷＥ_Rが、メモリセルア
レイ部１１中のインバータ５４，５４に与えられ、各イ
ンバータ５４，５５がアクティブになる。このときに
は、ＭＰＵ３０から書込むための入力データＤ３０が、
データバスＤＢ３０上に準備されている。よって、入力
データＤ３０が、インバータ５３及びインバータ５５に
与えられる。インバータ５４，５５がアクティブになっ
ているので、入力データＤ３０の情報が、各ビット線Ｂ
Ｌ３，ＢＬ４にそれぞれ与えられる。ビット線ＢＬ３，
ＢＬ４に接続状態となっている対象のメモリセルＭＣに
は、それらビット線ＢＬ３，ＢＬ４を介して、データが
書込まれる。なお、アドレス端子Ｔ_AL、データ出力端子
Ｔ_OL、データ入力端子Ｔ_IL、リード端子Ｔ_r2、及びライ
ト端子Ｔ_w2側からの書込みも、同様の動作で行なわれ
る。

【００１６】以上のように、この第１の実施例では、メ
モリセルＭＣから読出したデータをそれぞれ格納するラ
ッチ１２，１３と、各読出し制御信号ＲＤ_L，ＲＤ_R及
び各書込み制御信号ＷＲ_L，ＷＲ_Rを生成する各制御回
路１４，１５を設けている。そして、各制御回路１４，
１５の生成する読出し制御信号ＲＤ_L，ＲＤ_Rの有効な
期間に、ラッチ１２，１３にそれぞれ出力データ格納
し、それらラッチ１２，１３から出力データｄ２０，ｄ
３０をそれぞれ出力する構成にしている。また、メモリ
セルに対する書込みは、各書込み制御信号ＷＲ_L，ＷＲ
_Rが、有効な期間に行う構成にしている。そのため、同
一のメモリセルに対する読出しと書込みが同時に要求さ
れた場合にも、例えば、読出し制御信号ＲＤ_Lと書込み
制御信号ＷＲ_Rの有効な期間が、まったく同時でない限
りは、入出力データの破壊等の問題が発生しない。これ
ら、読出し制御信号ＲＤ_L，ＲＤ_R及び書込み制御信号
ＷＲ_L，ＷＲ_Rを有効にする期間は、メモリセルアレイ
４０の読み書きの実力に合わせて短くでき、十分実用に
耐えるデュアルポートＲＡＭとなる。また、ＭＰＵ２０
またはＭＰＵ３０の動作を停止しないので、それらＭＰ
Ｕ２０，３０における他の処理に影響を与えない。

【００１７】第２の実施例前述の第１の実施例において、同一のメモリセルＭＣに
対して両側からアクセスするときに、時間的には短い
が、読出し制御信号ＲＤ_L及び書込み制御信号ＷＲ_Rが
有効の“Ｈ”レベルとなっている期間が一致すると、読
出しデータｄ２０が破壊される可能性がある。この第２
の実施例では、読出し制御信号ＲＤ_L，ＲＤ_R及び書込
み制御信号ＷＲ_L，ＷＲ_R等を生成する制御回路が、相
互監視を行ない、アクセスの調整を行なう構成にしてい
る。図７は、本発明の第２の実施例を示すデュアルポー
トＲＡＭであり、図１中の要素と共通の要素には、共通
の符号が付されている。このデュアルポートＲＡＭは、
図１に示された第１の実施例のデュアルポートＲＡＭ中
の各制御回路１４，１５を制御回路７０，７１にそれぞ
れ置き換えたものであり、他の部分、即ちメモリセルア
レイ部１１と各ラッチ１２，１３とは、第１の実施例と
同様の構成になっている。

【００１８】制御回路７０は、リード端子Ｔ_r2に接続さ
れたパルス発生回路７０−１と、ライト端子Ｔ_w2に接続
されたパルス発生回路７０−２を備えている。パルス発
生回路７０−１は、第１の実施例におけるパルス発生回
路１４−１と同様にメモリセルアレイ部１１とラッチ１
２に対する読出し制御信号ＲＤ_Lを発生すると共に、制
御信号ＤＥ_Lを発生するものであり、その読出し制御信
号ＲＤ_Lを出力する端子には、遅延回路７０−３が接続
されている。パルス発生回路７０−２は、メモリセルＭ
Ｃに対して書込み制御信号ＷＲ_Lを発生するものであ
る。制御回路７１は、リード端子Ｔ_r3に接続されたパル
ス発生回路７１−１と、ライト端子Ｔ_w3に接続されたパ
ルス発生回路７１−２を備えている。パルス発生回路７
１−１は、メモリセルアレイ部１１とラッチ１３に対す
る読出し制御信号ＲＤ_Rを発生すると共に、制御信号Ｄ
Ｅ_Rを発生するものであり、その読出し制御信号ＲＤ_R
を出力する端子には、遅延回路７１−３が接続されてい
る。パルス発生回路７１−２は、メモリセルＭＣに対し
て書込み制御信号ＷＲ_Rを発生するものである。遅延回
路７０−３には、パルス発生回路７１−２から書込み制
御信号ＷＲ_Rが入力される接続となっている。遅延回路
７１−３には、パルス発生回路７０−２から書込み制御
信号ＷＲ_Lが入力される接続となっている。これらの接
続で、各制御回路７０，７１が相互監視を行ない、遅延
回路７０−３，７１−３でアクセス権の調整を行なう構
成となっている。

【００１９】次に、図７のデュアルポートＲＡＭの動作
を説明する。メモリセルアレイ部１１及び各ラッチ１
２，１３において、各アドレスａ２０，ａ３０と、各読
出し制御信号ＲＤ_L，ＲＤ_Rと、各書込み制御信号ＷＲ
_L，ＷＲ_Rと、制御信号ＤＥ_L，ＤＥ_Rとに基づいた、
第１の実施例と同様の動作が行なわれ、メモリセルアレ
イ４０に対する両側からのアクセスが、非同期に行なわ
れる。図８は、図７におけるアクセスを示すタイムチャ
ートであり、この図８を参照しつつ、図７のデュアルポ
ートＲＡＭのアクセスを説明する。制御回路７１中のパ
ルス発生回路７１−２は、ライト端子Ｔ_w3から入力され
た書込み信号ＷＥ₃₀／に基づき、第１の実施例における
パルス発生回路１５−２と同様に書込み制御信号ＷＲ_R
のレベルを、所定の期間有効の“Ｈ”レベルにする。制
御回路７０中のパルス発生回路７０−１も第１の実施例
のパルス発生回路１４−１と同様に、リード端子Ｔ_r2か
ら入力された読出し信号ＯＥ₂₀／に基づき、“Ｈ”レベ
ルの読出し制御信号ＲＤ_Lを発生する。ここで、デュア
ルポートＲＡＭでは、制御回路７０，７１が相互監視を
行っている。即ち、例えば制御回路７０は、書込み制御
信号ＷＲ_Rの状態を監視し、書込み制御信号ＷＲ_Rが有
効の“Ｈ”レベルのとき、図８のように、遅延回路７０
−３が読出し制御信号ＲＤ_Lを遅らせる。読出しを行う
側と書込みを行う側が逆の場合も同様である。そのた
め、書込み制御信号ＷＲ_Rと読出し制御信号ＲＤ_Lが同
時に有効の“Ｈ”レベルになったり、書込み制御信号Ｗ
Ｒ_Lと読出し制御信号ＲＤ_Rが同時に有効の“Ｈ”レベ
ルになることはない。

【００２０】以上のように、この第２の実施例によれ
ば、制御回路７０，７１に遅延回路７０−３，７１−３
をそれぞれ設け、相互監視を行う。そして、相側の制御
回路の発生する書込み制御信号ＷＲ_L，ＷＲ_Rの発生状
況に応じて、自制御回路からの読出し制御ＲＤ_L，ＲＤ
_Rを遅延させ、ラッチ１２，１３にデータを格納するタ
イミングを調整する。即ち、制御回路７０，７１によっ
て、メモリセルＭＣに対する両側からのアクセスが調整
される。そのため、例えば、同一のメモリセルＭＣに書
込みと読出しを行う場合にも、メモリセルＭＣに入力デ
ータＤ２０，Ｄ３０を書込みむタイミングと、メモリセ
ルＭＣからデータをラッチ１２，１３へ読出すタイミン
グと期間が一致しない。従って、書込みが確定したデー
タが読出されるので、破壊された不定なデータが、出力
データｄ２０，ｄ３０として出力されることがない。

【００２１】第３の実施例図９は、本発明の第３の実施例を示すデュアルポートＲ
ＡＭの構成ブロック図であり、図１及び図７中の要素と
共通の要素には、共通の符号が付されている。このデュ
アルポートＲＡＭは、第２の実施例の図７と同様のメモ
リセルアレイ部１１と、そのメモリセルアレイ部１１の
両側に接続されたラッチ１２，１３と、２つの制御回路
７０，７１とを備え、さらに、書込み禁止回路８０と、
アドレス一致検出回路９０を設けている。書込み禁止回
路８０は、制御回路７１中のパルス発生回路７１−２の
出力端子が一方の入力端子に接続された２入力ＮＡＮＤ
ゲート８１と、ＮＡＮＤゲート８１の出力端子が一方の
入力端子に接続された２入力ＡＮＤゲート８２を備えて
いる。制御回路７１中のパルス発生回路７１−２の出力
端子は、メモリセルアレイ部１１に接続されると共に、
ＮＡＮＤゲート８１の一方の入力端子に接続されてい
る。ＡＮＤゲート８２の他方の入力端子には、制御回路
７０中のパルス発生回路７０−２の出力端子が接続さ
れ、ＡＮＤゲート８２の出力端子が、メモリセルアレイ
部１１に接続されている。即ち、パルス発生回路７０−
２は、書込み禁止回路８０を介して、メモリセルアレイ
部１１に接続されるようになっている。アドレス一致検
出回路９０には、２つのアドレスａ２０，ａ３０の一致
を検出回路であり、該アドレス一致検出回路９０の出力
側が、ＮＡＮＤゲート８２の他方の入力端子に接続され
ている。

【００２２】図１０は、図９のデュアルポートＲＡＭの
アクセスを説明するタイムチャートである。このデュア
ルポートＲＡＭは、メモリセルアレイ部１１中の同一の
メモリセルＭＣに対して、同時に書込みの要求が発生し
た場合に、その書込みの一方を無効にする機能を有して
いる。図１０には、同一メモリセルＭＣに、同時に書込
みの要求が発生した場合の、アクセスを示している。デ
ュアルポートＲＡＭの両側のＭＰＵ２０，３０から、同
一タイミングで書込み用のアドレスａ２０，ａ３０が、
メモリセルアレイ部１１に与えられると、それらのアド
レスａ２０，ａ３０に対応するメモリセルＭＣが選択さ
れて、メモリセルＭＣが図３中のビット線ＢＬ１〜ＢＬ
４に接続される。一方、アドレス一致回路９０は、それ
らのアドレスａ２０，ａ３０が一致していることを検出
して、“Ｈ”レベルの検出信号を、ＮＡＮＤゲート８１
に与える。各パルス発生回路７０−２，７１−２は、書
込み信号ＷＥ₂₀／，ＷＥ₃₀／に基づき、書込み制御信号
ＷＲ_L，ＷＲ_Rを有効の“Ｈ”レベルにする。よって、
ＮＡＮＤゲート８１の出力は“Ｌ”となり、ＡＮＤゲー
ト８２の出力する信号のレベルは、無効の“Ｌ”レベル
となる。書込み禁止回路８０により、メモリセルアレイ
部１１に供給される書込み制御信号ＷＲ_Lは無効とされ
る。従って、ＭＰＵ２０側からの要求による書込みは、
行なわれない。一方、書込み制御信号ＷＲ_Rは、メモリ
セルアレイ部１１にも供給されており、書込み制御信号
ＷＲ_Rが有効の“Ｈ”レベルの期間、選択されたメモリ
セルＭＣに対して、ＭＰＵ３０側から与えられた入力デ
ータＤ３０が書込まれる。

【００２３】以上のように、この第３の実施例では、第
２の実施例のデュアルポートＲＡＭに対して、書込み禁
止回路８０とアドレス一致検出回路９０を設け、制御回
路７０，７１によるアクセスの調整能力を補強する構成
にしている。そのため、同一メモリセルＭＣに対して、
同時に書込みの要求が発生しても、ＭＰＵ２０側からの
書込みが無効とされるので、ＭＰＵ２０とＭＰＵ３０か
らの入力データが逆の場合でも、書込みデータが不定と
はならない。なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。（１）上記各実施例のデュアルポートＲＡＭは、デー
タバスＤＢ２０，ＤＢ３０を介して、各ＭＰＵ２０，３
０に対してパラレルにデータを入出力する構成である
が、シリアルに転送する方式のデュアルポートＲＡＭで
あってもよい。（２）第２及び第３の実施例において、制御回路７
０，７１が、メモリセルアレイ４０に対する両側からア
クセスを調整するが、その調整方法は、第１及び第２の
実施例に限定されるものではない。例えば、第２の実施
例ではアドレスａ２０，ａ３０にかかわらず、書込み期
間と読出し期間をずらしているが、第３の実施例と同様
に、アドレス一致検出回路９０を設けて、アドレスａ２
０，ａ３０が一致したときに、書込み期間と読出し期間
をずらすようにしてもよい。（３）第３の実施例では、無効にする書込みをＭＰＵ
２０側からの書込みとしているが、ＭＰＵ３０側からの
書込みを無効にするようにしても、上記実施例と同様の
効果が得られる。

【００２４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１のアドレス端子、第１のデータ入力端子
及び第１のデータ出力端子側からアクセスと、第２のア
ドレス端子、第２のデータ入力端子及び第２のデータ出
力端子側からアクセスとを、非同期に行うデュアルポー
トＲＡＭにおいて、選択されたメモリセルから読出され
た第１及び第２の出力データをそれぞれ格納する第１及
び第２のラッチと、第１及び第２の読出し信号に基づ
き、メモリセルから読出した出力データを第１及び第２
のラッチに格納するタイミングとその期間を設定し、入
力データをメモリセルに書込むタイミングとその期間を
設定する第１及び第２の制御回路とを、設けている。そ
のため、メモリセルにデータ書込む期間と、メモリセル
からデータを読出す期間が短くなり、それらの期間が実
質的にずらされる。よって、同一のメモリセルに対する
両側からアクセスで、データが破壊される危険性が減少
し、データ処理装置の信頼性が高まる。また、デュアル
ポートＲＡＭにアクセスを行なうＭＰＵの動作を停止さ
せないので、データ処理装置の速度を犠牲にすることが
なくなる。第２の発明によれば、第１の発明における第
１及び第２に制御回路が、相互監視を行い、相互監視の
結果で、両側からのアクセスを調整する構成になる。よ
って、同時に同一のメモリセルに対して、両側からの書
込みが発生する場合や、一方が読出し他方が書込みを行
なう場合のような、入力データや出力データの破壊を伴
うアクセスが調整され、第１の発明の効果がさらに確実
なものとなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すデュアルポートＲ
ＡＭの構成ブロック図である。

【図２】従来のデュアルポートＲＡＭとその周辺を示す
構成ブロック図である。

【図３】図１中のメモリセルアレイ部の構成例を示すブ
ロック図である。

【図４】図１中の制御回路１４，１５を示す構成ブロッ
ク図である。

【図５】図１の読出し動作を示すタイムチャートであ
る。

【図６】図１の書込み動作を示すタイムチャートであ
る。

【図７】本発明の第２の実施例を示すデュアルポートＲ
ＡＭである。

【図８】図７におけるアクセスを示すタイムチャートで
ある。

【図９】本発明の第３の実施例を示すデュアルレポート
ＲＡＭの構成ブロック図である。

【図１０】図９のデュアルポートＲＡＭのアクセスを説
明するタイムチャートである。

【符号の説明】

１０デュアルポートＲＡＭ１１メモリセルアレイ部１２，１３ラッチ１４，１５，７０，７１制御回路４０メモリセルアレイ４７，４８デコーダ６０，６１センスアンプ８０書込み禁止回路９０アドレス一致検出回路ＭＣメモリセルＴ_AL，Ｔ_AR アドレス端子Ｔ_IL，Ｔ_IR データ入力端子Ｔ_OL，Ｔ_OR データ出力端子Ｔ_r2，Ｔ_r3 リード端子Ｔ_w2，Ｔ_w3 ライト端子ａ２０，ａ３０アドレスＤ２０，Ｄ３０入力データｄ２０，ｄ３０出力データＷＥ₂₀／，ＷＥ₃₀／書込み信号ＯＥ₂₀／，ＯＥ₃₀／読出し信号ＷＲ_L，ＷＲ_R 書込み制御信号ＲＤ_L，ＲＤ_R 読出し制御信号

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイと、互いに独立して供給される第１及び第２のアドレスをそ
れぞれ入力する第１及び第２のアドレス端子と、互いに独立して供給される第１及び第２の入力データを
それぞれ入力する第１及び第２のデータ入力端子と、互いに独立した第１及び第２の出力データをそれぞれ出
力する第１及び第２のデータ出力端子と、前記第１及び第２のアドレス端子からの前記第１または
第２のアドレスで選択された前記メモリセルアレイ中の
メモリセルに対して、前記第１または第２の入力データ
をそれぞれ書き込む機構と、前記第１または第２のアドレスで選択された前記メモリ
セルから前記第１または第２の出力データを読出して、
前記第１または第２のデータ出力端子にそれぞれ与える
機構と、互いに独立の第１及び第２の読出し信号をそれぞれ入力
する第１及び第２のリード端子と、互いに独立の第１及び第２の書込み信号をそれぞれ入力
する第１及び第２のライト端子とを備え、前記第１のアドレス端子、前記第１のデータ入力端子及
び前記第１のデータ出力端子側からの前記メモリセルア
レイに対するアクセスと、前記第２のアドレス端子、前
記第２のデータ入力端子及び前記第２のデータ出力端子
側からの該メモリセルアレイに対するアクセスとを、前
記第１及び第２の読出し信号と前記第１及び第２の書込
み信号に基づいて非同期に行うデュアルポートＲＡＭに
おいて、前記第１及び第２のデータ出力端子にそれぞれ
接続され、前記各選択されたメモリセルから読出された
第１及び第２の出力データをそれぞれ格納する第１及び
第２のラッチと、前記第１及び第２の読出し信号に基づき、前記メモリセ
ルから読出した出力データを前記第１及び第２のラッチ
に格納するタイミングとその期間を設定する第１及び第
２の読出し制御信号をそれぞれ生成すると共に、前記第
１及び第２の書込み信号に基づき、前記第１及び第２の
データ入力端子からの前記入力データを前記メモリセル
に書込むタイミングとその期間を設定する第１及び第２
の書込み制御信号をそれぞれ生成する第１及び第２の制
御回路とを、設けたことを特徴とするデュアルポートＲＡＭ。
【請求項２】前記第１の制御回路と第２の制御回路と
は、相互監視をおこない、前記メモリセルアレイに対す
る前記両側からアクセスを調整する構成にしたことを特
徴とする請求項１記載のデュアルポートＲＡＭ。