JPH06139191A - バスサイクルタイミング制御回路 - Google Patents
バスサイクルタイミング制御回路Info
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- JPH06139191A JPH06139191A JP4288041A JP28804192A JPH06139191A JP H06139191 A JPH06139191 A JP H06139191A JP 4288041 A JP4288041 A JP 4288041A JP 28804192 A JP28804192 A JP 28804192A JP H06139191 A JPH06139191 A JP H06139191A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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Abstract
(57)【要約】
【目的】マイクロパロセッサのバスサイクルタイミング
の間にソフトウェアで任意の数のクロック周期の間隔を
挿入する。 【構成】タイミング制御回路３を備える。数値Ｎおよび
定数０をそれぞれ記憶するラッチ回路１とレジスタ５と
を備える。読出し／書込み制御信号Ｒ／Ｗの終了に対応
して数値ＮからクロックＣＫの計数を開始するカウンタ
２を備える。タイミング制御回路３は計数値Ｏが定数０
に達するまでの間は次のバスサイクルの起動を禁止し達
した場合に許可するバスサイクルスタート禁止／許可信
号を発生するバスサイクルスタート禁止／許可回路３１
を備える。
の間にソフトウェアで任意の数のクロック周期の間隔を
挿入する。 【構成】タイミング制御回路３を備える。数値Ｎおよび
定数０をそれぞれ記憶するラッチ回路１とレジスタ５と
を備える。読出し／書込み制御信号Ｒ／Ｗの終了に対応
して数値ＮからクロックＣＫの計数を開始するカウンタ
２を備える。タイミング制御回路３は計数値Ｏが定数０
に達するまでの間は次のバスサイクルの起動を禁止し達
した場合に許可するバスサイクルスタート禁止／許可信
号を発生するバスサイクルスタート禁止／許可回路３１
を備える。
Description
【０００１】
【産業上の利用分野】本発明はバスサイクルタイミング
制御回路に関し、特にマイクロプロセッサの外部メモリ
やＩ／Ｏ装置とのデータ授受のためのバスサイクルのタ
イミングを制御するバスサイクルタイミング制御回路に
関する。
制御回路に関し、特にマイクロプロセッサの外部メモリ
やＩ／Ｏ装置とのデータ授受のためのバスサイクルのタ
イミングを制御するバスサイクルタイミング制御回路に
関する。
【０００２】
【従来の技術】マイクロプロセッサの中央処理装置（Ｃ
ＰＵ）は、メモリとのデータの授受のためにバスを制御
する制御信号を発生する。メモリ装置やＩ／Ｏ装置等の
外部装置は、ＣＰＵが発生する上記制御信号に対応した
一定の期間に、上記バスを介してデータの転送を行う。
この手順をバスサイクルと呼ぶ。
ＰＵ）は、メモリとのデータの授受のためにバスを制御
する制御信号を発生する。メモリ装置やＩ／Ｏ装置等の
外部装置は、ＣＰＵが発生する上記制御信号に対応した
一定の期間に、上記バスを介してデータの転送を行う。
この手順をバスサイクルと呼ぶ。
【０００３】アクセス速度の遅い外部装置に対しては、
レディＲＹを送ることで対応する。バスサイクルは、マ
イクロプロセッサ内部の要求により開始する。連続した
バスサイクルは、間隔を置かずに発生する。
レディＲＹを送ることで対応する。バスサイクルは、マ
イクロプロセッサ内部の要求により開始する。連続した
バスサイクルは、間隔を置かずに発生する。
【０００４】図４はバスサイクルの一例を示すタイムチ
ャートである。図４において、リード／ライトＲ／Ｗは
実行中のバスサイクルが読出しか書込みかを、バスサイ
クルスタートＢＣＳはバスサイクルの開始を、データス
トローブＳＴはデータのリード／ライトサイクルである
ことを、レディＲＹはバスサイクルを延長するかどうか
の制御をそれぞれ示す。バスサイクルはクロックＣＫに
同期して動作する。アドレスＡはマイクロプロセッサが
アクセスするアドレスを、データＤは書込み読出しデー
タをそれぞれ示す。
ャートである。図４において、リード／ライトＲ／Ｗは
実行中のバスサイクルが読出しか書込みかを、バスサイ
クルスタートＢＣＳはバスサイクルの開始を、データス
トローブＳＴはデータのリード／ライトサイクルである
ことを、レディＲＹはバスサイクルを延長するかどうか
の制御をそれぞれ示す。バスサイクルはクロックＣＫに
同期して動作する。アドレスＡはマイクロプロセッサが
アクセスするアドレスを、データＤは書込み読出しデー
タをそれぞれ示す。
【０００５】図２を参照してバスサイクルの動作につい
て説明する。
て説明する。
【０００６】まず、バスステートＴ１において、マイク
ロプロセッサは、最初のアドレスＡを出力し、同時にリ
ード／ライトＲ／Ｗをリード状態に、バスサイクルスタ
ートＢＣＳをアクティブにする。バスステートＴ２にお
いてデータストローブＳＴをアクティブに、バスサイク
ルスタートＢＣＳをインアクティブにする。バスステー
トＴ３において、メモリからデータＤをバスに読出し、
レディＲＹをアクティブとする。マイクロプロセッサは
レディＲＹを受けとるとともに、バスからデータＤを読
込む。バスステートＴ４において、マイクロプロセッサ
はデータストローブＳＴをインアクティブに、メモリは
データバスをインアクティブにする。以上で１バスサイ
クルが終了する。
ロプロセッサは、最初のアドレスＡを出力し、同時にリ
ード／ライトＲ／Ｗをリード状態に、バスサイクルスタ
ートＢＣＳをアクティブにする。バスステートＴ２にお
いてデータストローブＳＴをアクティブに、バスサイク
ルスタートＢＣＳをインアクティブにする。バスステー
トＴ３において、メモリからデータＤをバスに読出し、
レディＲＹをアクティブとする。マイクロプロセッサは
レディＲＹを受けとるとともに、バスからデータＤを読
込む。バスステートＴ４において、マイクロプロセッサ
はデータストローブＳＴをインアクティブに、メモリは
データバスをインアクティブにする。以上で１バスサイ
クルが終了する。
【０００７】次に、新たなバスステートＴ１において、
マイクロプロセッサは、次のアドレスＡと書込データＤ
とを出力し、同時にリード／ライトＲ／Ｗをライト状態
に、バスサイクルスタートＢＣＳをアクティブにする。
バスステートＴ２においてデータストローブＳＴをアク
ティブに、バスサイクルスタートＢＣＳをインアクティ
ブにする。バスステートＴ３において、メモリにバスの
データＤを書込み、レディＲＹをアクティブとする。マ
イクロプロセッサはレディＲＹを受けとる。バスステー
トＴ４において、マイクロプロセッサはデータストロー
ブＳＴをインアクティブにし、バス上のデータＤを取り
除く。以上で次の１バスサイクルが終了する。
マイクロプロセッサは、次のアドレスＡと書込データＤ
とを出力し、同時にリード／ライトＲ／Ｗをライト状態
に、バスサイクルスタートＢＣＳをアクティブにする。
バスステートＴ２においてデータストローブＳＴをアク
ティブに、バスサイクルスタートＢＣＳをインアクティ
ブにする。バスステートＴ３において、メモリにバスの
データＤを書込み、レディＲＹをアクティブとする。マ
イクロプロセッサはレディＲＹを受けとる。バスステー
トＴ４において、マイクロプロセッサはデータストロー
ブＳＴをインアクティブにし、バス上のデータＤを取り
除く。以上で次の１バスサイクルが終了する。
【０００８】アクセス速度の遅い外部装置の代表例とし
て、Ｉ／Ｏ装置用のＬＳＩがある。図５（Ａ）は、一般
的なＩ／Ｏ装置のアクセスの一例を示すタイムチャート
である。図５（Ａ）において、リード／ライトＲ／Ｗは
共に負論理で示してある。
て、Ｉ／Ｏ装置用のＬＳＩがある。図５（Ａ）は、一般
的なＩ／Ｏ装置のアクセスの一例を示すタイムチャート
である。図５（Ａ）において、リード／ライトＲ／Ｗは
共に負論理で示してある。
【０００９】この種のＩ／Ｏ装置用のＬＳＩは、高速な
マイクロプロセッサに対応していないので、アクセスの
タイミングにおいて、アドレスＡおよびチップセレクト
信号ＣＳのセットアップタイムｔＳＡＲ，ｔＳＡＷと、
ホールドタイムｔＨＡＲ，ｔＨＡＷと、データのセット
アップタイムｔＤＲＤ，ｔＳＤＷと、さらに、アクセス
間隔ｔＲＶとを守る必要がある。上記アクセス間隔ｔＲ
Ｖは実際の使用時におけるアクセス命令の間に、Ｉ／Ｏ
サイクルと無関係の命令をソフトウェアで挿入すること
により対応する。
マイクロプロセッサに対応していないので、アクセスの
タイミングにおいて、アドレスＡおよびチップセレクト
信号ＣＳのセットアップタイムｔＳＡＲ，ｔＳＡＷと、
ホールドタイムｔＨＡＲ，ｔＨＡＷと、データのセット
アップタイムｔＤＲＤ，ｔＳＤＷと、さらに、アクセス
間隔ｔＲＶとを守る必要がある。上記アクセス間隔ｔＲ
Ｖは実際の使用時におけるアクセス命令の間に、Ｉ／Ｏ
サイクルと無関係の命令をソフトウェアで挿入すること
により対応する。
【００１０】メモリの代表例として、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）がある。図５（Ｂ）
は、一般的なＤＲＡＭの連続したリードサイクルにおけ
る動作の一例を示すタイムチャートである。図５（Ｂ）
において、行アドレスストローブＲＡＳは行アドレスの
ラッチと行メモリセルの読出しタイミングを制御する。
列アドレスストローブＣＡＳは列アドレスのラッチと行
メモリセルの選択タイミングを制御する。行列アドレス
信号ＡＤＤＲは行アドレスと列アドレスとの多重化信号
である。
ダムアクセスメモリ（ＤＲＡＭ）がある。図５（Ｂ）
は、一般的なＤＲＡＭの連続したリードサイクルにおけ
る動作の一例を示すタイムチャートである。図５（Ｂ）
において、行アドレスストローブＲＡＳは行アドレスの
ラッチと行メモリセルの読出しタイミングを制御する。
列アドレスストローブＣＡＳは列アドレスのラッチと行
メモリセルの選択タイミングを制御する。行列アドレス
信号ＡＤＤＲは行アドレスと列アドレスとの多重化信号
である。
【００１１】次に、メモリアクセスの手順について説明
する。まず、ＣＰＵのアドレス線の半分をＤＲＡＭに与
える。行アドレスストローブＲＡＳをアクティブにす
る。次に、上記アドレス線の残りの半分をＤＲＡＭに与
える。ライトイネーブルＷＥを与える。列アドレススト
ローブＣＡＳをアクティブにする。データ出力ＤＯに出
力信号が得られる。次に、行アドレスストローブＲＡＳ
および列アドレスストローブＣＡＳをインアクティブに
する。データ出力ＤＯがハイインピーダンスになり信号
出力が停止する。
する。まず、ＣＰＵのアドレス線の半分をＤＲＡＭに与
える。行アドレスストローブＲＡＳをアクティブにす
る。次に、上記アドレス線の残りの半分をＤＲＡＭに与
える。ライトイネーブルＷＥを与える。列アドレススト
ローブＣＡＳをアクティブにする。データ出力ＤＯに出
力信号が得られる。次に、行アドレスストローブＲＡＳ
および列アドレスストローブＣＡＳをインアクティブに
する。データ出力ＤＯがハイインピーダンスになり信号
出力が停止する。
【００１２】次に、マイクロプロセッサに低速のメモリ
やＩ／Ｏ装置との接続を容易にするために、バスサイク
ル中に０から任意の数のクロック周期分の待時間（ウエ
イトステート）を自動的に挿入するプログラマブルウエ
イトコントローラがある。
やＩ／Ｏ装置との接続を容易にするために、バスサイク
ル中に０から任意の数のクロック周期分の待時間（ウエ
イトステート）を自動的に挿入するプログラマブルウエ
イトコントローラがある。
【００１３】このプログラマブルウエイトコントローラ
は、図６に示すように、内部データバスのデータをラッ
チするラッチ回路１と、ラッチ回路１に記憶した数だけ
クロックＣＫをダウンカウントするカウンタ８と、ゲー
ト回路Ｇ１〜Ｇ６とを備えている。
は、図６に示すように、内部データバスのデータをラッ
チするラッチ回路１と、ラッチ回路１に記憶した数だけ
クロックＣＫをダウンカウントするカウンタ８と、ゲー
ト回路Ｇ１〜Ｇ６とを備えている。
【００１４】この回路の動作は、ラッチ回路１に格納し
た数だけカウンタ８はクロックＣＫをダウンカウント
し、上記数のクロック周期分に対応するウエイトステー
トを発生し内部レディＲＹを制御する。これにより、固
定的なアクセスタイムを持つＲＯＭや、Ｉ／Ｏ装置を簡
単なデーコード回路のみで接続可能とする。
た数だけカウンタ８はクロックＣＫをダウンカウント
し、上記数のクロック周期分に対応するウエイトステー
トを発生し内部レディＲＹを制御する。これにより、固
定的なアクセスタイムを持つＲＯＭや、Ｉ／Ｏ装置を簡
単なデーコード回路のみで接続可能とする。
【００１５】マイクロプロセッサには、連続したＩ／Ｏ
バスサイクルの間隔を自動的に設定するものがある。こ
れは、上述の低速Ｉ／Ｏ装置に対する連続アクセスにお
いて、３クロック固定のバスサイクルを挿入するもので
ある。図５（Ｃ）はこの連続したＩ／Ｏバスサイクルの
タイムチャートである。図５（Ｃ）において、バスサイ
クル１，３は連続しており、この間にリカバリのための
３つのステートＴｉから成るバスサイクル２が挿入され
ている。
バスサイクルの間隔を自動的に設定するものがある。こ
れは、上述の低速Ｉ／Ｏ装置に対する連続アクセスにお
いて、３クロック固定のバスサイクルを挿入するもので
ある。図５（Ｃ）はこの連続したＩ／Ｏバスサイクルの
タイムチャートである。図５（Ｃ）において、バスサイ
クル１，３は連続しており、この間にリカバリのための
３つのステートＴｉから成るバスサイクル２が挿入され
ている。
【００１６】
【発明が解決しようとする課題】上述した従来のバスサ
イクルのタイミング制御は、マイクロプロセッサに固定
のウエイトを挿入するウエイト回路を設けアクセスタイ
ムを制御し低速のメモリに対応していたが、外部メモリ
やＩ／Ｏ装置はアクセス時間だけではなくバスサイクル
間のリカバリタイムも規定しており、この規定値を満足
するための連続アクセスに接続対象のメモリやＩ／Ｏ装
置により異なるタイミングの待時間すなわちウエイトを
挿入する複雑な回路で構成されたシーケンサを外部に接
続したり、上記ウエイトの一部をソフトウェアで対応し
たりする必要があるという欠点があった。また、上記ウ
エイトの一部をソフトウェアで対応する場合には、クロ
ック周波数の変更や接続対象メモリ等のアクセスタイム
が変化する度に、変更分に対応する部分を全部書換る必
要があるという欠点があった。
イクルのタイミング制御は、マイクロプロセッサに固定
のウエイトを挿入するウエイト回路を設けアクセスタイ
ムを制御し低速のメモリに対応していたが、外部メモリ
やＩ／Ｏ装置はアクセス時間だけではなくバスサイクル
間のリカバリタイムも規定しており、この規定値を満足
するための連続アクセスに接続対象のメモリやＩ／Ｏ装
置により異なるタイミングの待時間すなわちウエイトを
挿入する複雑な回路で構成されたシーケンサを外部に接
続したり、上記ウエイトの一部をソフトウェアで対応し
たりする必要があるという欠点があった。また、上記ウ
エイトの一部をソフトウェアで対応する場合には、クロ
ック周波数の変更や接続対象メモリ等のアクセスタイム
が変化する度に、変更分に対応する部分を全部書換る必
要があるという欠点があった。
【００１７】
【課題を解決するための手段】本発明のバスサイクルタ
イミング制御回路は、中央処理装置のデータ要求に対応
してバスサイクルを制御しデータの読出しまたは書込み
制御信号を出力するタイミング制御回路と、予め定めた
第一の数値を記憶する第一の記憶回路と、予め定めた第
二の数値を記憶する第二の記憶回路と、前記読出しまた
は書込み制御信号の終了に対応して前記第一の数値から
クロックの計数を開始する計数回路とを備え、前記タイ
ミング制御回路は前記計数回路の計数値が前記第二の数
値に達するまでの間は前記中央処理装置の次のデータ要
求に対応する次のバスサイクルの起動を禁止するバスサ
イクル起動禁止信号を発生し、前記計数値が前記第二の
数値に達したとき前記次のバスサイクルの起動を許可す
るバスサイクル起動許可信号を発生するバスサイクル起
動許可禁止信号発生手段を備えて構成されている。
イミング制御回路は、中央処理装置のデータ要求に対応
してバスサイクルを制御しデータの読出しまたは書込み
制御信号を出力するタイミング制御回路と、予め定めた
第一の数値を記憶する第一の記憶回路と、予め定めた第
二の数値を記憶する第二の記憶回路と、前記読出しまた
は書込み制御信号の終了に対応して前記第一の数値から
クロックの計数を開始する計数回路とを備え、前記タイ
ミング制御回路は前記計数回路の計数値が前記第二の数
値に達するまでの間は前記中央処理装置の次のデータ要
求に対応する次のバスサイクルの起動を禁止するバスサ
イクル起動禁止信号を発生し、前記計数値が前記第二の
数値に達したとき前記次のバスサイクルの起動を許可す
るバスサイクル起動許可信号を発生するバスサイクル起
動許可禁止信号発生手段を備えて構成されている。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は本発明のバスサイクルタイミング制
御回路の第一の実施例を示すブロック図である。
御回路の第一の実施例を示すブロック図である。
【００２０】本実施例のバスサイクルタイミング制御回
路は、図１に示すように、内部データバスからの入力デ
ータＮをラッチするラッチ回路１と、ラッチ回路１のデ
ータ数値の数だけクロックＣＫをダウンカウントするカ
ウンタ２と、中央処理装置（ＣＰＵ）のデータ要求に対
応してバスサイクルを制御しデータの読出しまたは書込
み制御信号を出力するタイミング制御回路３と、比較回
路４と、定数０を保持するレジスタ５とを備える。タイ
ミング制御回路３はバスサイクルスタート許可／禁止信
号を発生するバスサイクルスタート許可／禁止回路３１
を備える。
路は、図１に示すように、内部データバスからの入力デ
ータＮをラッチするラッチ回路１と、ラッチ回路１のデ
ータ数値の数だけクロックＣＫをダウンカウントするカ
ウンタ２と、中央処理装置（ＣＰＵ）のデータ要求に対
応してバスサイクルを制御しデータの読出しまたは書込
み制御信号を出力するタイミング制御回路３と、比較回
路４と、定数０を保持するレジスタ５とを備える。タイ
ミング制御回路３はバスサイクルスタート許可／禁止信
号を発生するバスサイクルスタート許可／禁止回路３１
を備える。
【００２１】次に、本実施例の動作について説明する。
【００２２】図２はタイミング制御回路３の状態遷移図
である。
である。
【００２３】まず、タイミング制御回路３は、バスサイ
クル要求がない場合には、内部ステートはスリープ１０
１で待機状態にある。任意のクロックＣＫ１のタイミン
グで、タイミング制御回路３がＣＰＵからのバスサイク
ル要求ＲＢＣを受けると、内部ステートはバスサイクル
スタート１０２に遷移する。同時に、カウント／ロード
信号ＣＬをロード状態にし、カウンタ２にラッチ回路１
に格納されている数値Ｎを読込む。
クル要求がない場合には、内部ステートはスリープ１０
１で待機状態にある。任意のクロックＣＫ１のタイミン
グで、タイミング制御回路３がＣＰＵからのバスサイク
ル要求ＲＢＣを受けると、内部ステートはバスサイクル
スタート１０２に遷移する。同時に、カウント／ロード
信号ＣＬをロード状態にし、カウンタ２にラッチ回路１
に格納されている数値Ｎを読込む。
【００２４】次のクロックＣＫ２のタイミングで、タイ
ミング制御回路３の内部ステートは第１データストロー
ブ１０３に遷移し、データストローブＳＴを発行する。
カウント／ロード信号ＣＬはロード状態を保持する。次
のクロックＣＫ３のタイミングで、タイミング制御回路
３の内部ステートは第２データストローブ１０４に遷移
し、データストローブＳＴと、カウント／ロード信号Ｃ
Ｌはそれぞれ前の状態を保持する。さらに次のクロック
ＣＫ４のタイミングで、タイミング制御回路３の内部ス
テートは第３データストローブ１０５に遷移し、入力の
レディＲＹがアクティブになるまで、この第３データス
トローブ１０５を反復する。
ミング制御回路３の内部ステートは第１データストロー
ブ１０３に遷移し、データストローブＳＴを発行する。
カウント／ロード信号ＣＬはロード状態を保持する。次
のクロックＣＫ３のタイミングで、タイミング制御回路
３の内部ステートは第２データストローブ１０４に遷移
し、データストローブＳＴと、カウント／ロード信号Ｃ
Ｌはそれぞれ前の状態を保持する。さらに次のクロック
ＣＫ４のタイミングで、タイミング制御回路３の内部ス
テートは第３データストローブ１０５に遷移し、入力の
レディＲＹがアクティブになるまで、この第３データス
トローブ１０５を反復する。
【００２５】タイミング制御回路３は、外部Ｉ／Ｏ装置
からのレディＲＹを受けると、カウント／ロード信号Ｃ
Ｌをカウント状態にし、カウンタ２のダウンカウント実
行を指示する。カウンタ２は、ラッチ回路１の数値Ｎか
らクロックＣＫにしたがってダウンカウントし、カウン
ト出力の数値Ｏを出力する。
からのレディＲＹを受けると、カウント／ロード信号Ｃ
Ｌをカウント状態にし、カウンタ２のダウンカウント実
行を指示する。カウンタ２は、ラッチ回路１の数値Ｎか
らクロックＣＫにしたがってダウンカウントし、カウン
ト出力の数値Ｏを出力する。
【００２６】比較回路４は、カウント出力の数値Ｏと、
レジスタ５の定数０とを比較し、両者が等しくなると出
力信号Ｍをアクティブにする。この信号Ｍは、タイミン
グ制御回路３のバスサイクルスタート許可／禁止回路３
１に入力される。バスサイクルスタート許可／禁止回路
３１は、信号Ｍがインアクティブの間は、バスサイクル
スタートＢＣＳをインアクティブ状態に保持する。信号
ＭがアクティブになるとバスサイクルスタートＢＣＳを
アクティブにし、タイミング制御回路３を次のバス要求
の受付け状態に遷移する。表１はタイミング制御回路３
の内部ステートの遷移条件と対応する出力信号を示す表
である。
レジスタ５の定数０とを比較し、両者が等しくなると出
力信号Ｍをアクティブにする。この信号Ｍは、タイミン
グ制御回路３のバスサイクルスタート許可／禁止回路３
１に入力される。バスサイクルスタート許可／禁止回路
３１は、信号Ｍがインアクティブの間は、バスサイクル
スタートＢＣＳをインアクティブ状態に保持する。信号
ＭがアクティブになるとバスサイクルスタートＢＣＳを
アクティブにし、タイミング制御回路３を次のバス要求
の受付け状態に遷移する。表１はタイミング制御回路３
の内部ステートの遷移条件と対応する出力信号を示す表
である。
【００２７】
【表１】
【００２８】次に、本発明の第二の実施例について説明
する。
する。
【００２９】図３は本発明のバスサイクルタイミング制
御回路の第二の実施例を示すブロック図である。前述の
第一の実施例に対する本実施例の相違点は、ラッチ回路
１の代りにラッチ回路１１，１２と比較回路１３とを備
える複数のラッチ回路ブロック１０Ａ，Ｂ…と、ラッチ
回路ブロック１０Ａ，Ｂ…を切替るセレクタ６と、定数
０を保持するレジスタ７とを備えることである。
御回路の第二の実施例を示すブロック図である。前述の
第一の実施例に対する本実施例の相違点は、ラッチ回路
１の代りにラッチ回路１１，１２と比較回路１３とを備
える複数のラッチ回路ブロック１０Ａ，Ｂ…と、ラッチ
回路ブロック１０Ａ，Ｂ…を切替るセレクタ６と、定数
０を保持するレジスタ７とを備えることである。
【００３０】本実施例の動作における第一の実施例に対
する相違点は、アクセス対象アドレスによりカウンタ２
に読込まれる数値Ｎが異なることである。
する相違点は、アクセス対象アドレスによりカウンタ２
に読込まれる数値Ｎが異なることである。
【００３１】ラッチ回路ブロック１０Ａにおいて、ラッ
チ回路１１はラッチ回路１と同様にデータバスＤから入
力されるバスサイクル間に挿入するウエイトを指定する
ためカウンタにより計数されるクロック数ＮＡを保持す
るラッチであり、ラッチ回路１２は、上記計数値の数の
クロック周期を挿入するアクセス対象アドレスを保持す
る。アクセスアドレスＡとラッチ回路１２の値とが等し
ければ、比較回路１３の出力信号Ｅがイネーブルとな
り、セレクタ６はラッチ回路１１の数値ＮＡを選択して
カウンタ２に入力する。
チ回路１１はラッチ回路１と同様にデータバスＤから入
力されるバスサイクル間に挿入するウエイトを指定する
ためカウンタにより計数されるクロック数ＮＡを保持す
るラッチであり、ラッチ回路１２は、上記計数値の数の
クロック周期を挿入するアクセス対象アドレスを保持す
る。アクセスアドレスＡとラッチ回路１２の値とが等し
ければ、比較回路１３の出力信号Ｅがイネーブルとな
り、セレクタ６はラッチ回路１１の数値ＮＡを選択して
カウンタ２に入力する。
【００３２】同様のラッチ回路ブロック１０Ｂにおい
て、アクセスアドレスとラッチ回路１２の値とが等しけ
れば、ラッチ回路ブロック１０Ｂのラッチ回路１１の保
持値ＮＢの方をカウンタ２に入力する。
て、アクセスアドレスとラッチ回路１２の値とが等しけ
れば、ラッチ回路ブロック１０Ｂのラッチ回路１１の保
持値ＮＢの方をカウンタ２に入力する。
【００３３】もし、ラッチ回路ブロック１０Ａ，Ｂのい
ずれのアドレスも等しくなければ、セレクタ６はレジス
タ７の定数０を選択する。つまり、バスサイクル間には
クロックを挿入しないことになる。
ずれのアドレスも等しくなければ、セレクタ６はレジス
タ７の定数０を選択する。つまり、バスサイクル間には
クロックを挿入しないことになる。
【００３４】
【発明の効果】以上説明したように、本発明のバスサイ
クルタイミング制御回路は、タイミング制御回路と、第
一および第二の数値をそれぞれ記憶する第一および第二
の記憶回路と、読出しまたは書込み制御信号の終了に対
応して第一の数値からクロックの計数を開始する計数回
路とを備え、上記タイミング制御回路は計数値が第二の
数値に達するまでの間は次のバスサイクルの起動を禁止
し達した場合に許可するバスサイクル起動許可信号を発
生するバスサイクル起動許可禁止信号発生手段を備える
ことにより、低速の外部メモリやＩ／Ｏ装置等の接続を
簡単な回路で接続できるという効果がある。また、ソフ
トウェアによりウエイトを設定する必要がなくなるの
で、クロック周波数の変更や接続対象メモリ等のアクセ
スタイムの変化に対してもソフトウェアの互換性が向上
するという効果がある。
クルタイミング制御回路は、タイミング制御回路と、第
一および第二の数値をそれぞれ記憶する第一および第二
の記憶回路と、読出しまたは書込み制御信号の終了に対
応して第一の数値からクロックの計数を開始する計数回
路とを備え、上記タイミング制御回路は計数値が第二の
数値に達するまでの間は次のバスサイクルの起動を禁止
し達した場合に許可するバスサイクル起動許可信号を発
生するバスサイクル起動許可禁止信号発生手段を備える
ことにより、低速の外部メモリやＩ／Ｏ装置等の接続を
簡単な回路で接続できるという効果がある。また、ソフ
トウェアによりウエイトを設定する必要がなくなるの
で、クロック周波数の変更や接続対象メモリ等のアクセ
スタイムの変化に対してもソフトウェアの互換性が向上
するという効果がある。
【図１】本発明のバスサイクルタイミング制御回路の第
一の実施例を示すブロック図である。
一の実施例を示すブロック図である。
【図２】本実施例のバスサイクルタイミング制御回路に
おける動作の一例を示す状態遷移図である。
おける動作の一例を示す状態遷移図である。
【図３】本発明のバスサイクルタイミング制御回路の第
二の実施例を示すブロック図である。
二の実施例を示すブロック図である。
【図４】従来のマイクロプロセッサのバスサイクルの一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図５】Ｉ／Ｏ装置とＤＲＡＭの動作タイミングとＩ／
Ｏバスサイクルの一例を示すタイムチャートである。
Ｏバスサイクルの一例を示すタイムチャートである。
【図６】プログラマブルウエイトコントローラの一例を
示すブロック図である。
示すブロック図である。
１，１１，１２ ラッチ回路 ２，８ カウンタ ３ タイミング制御回路 ４，１３ 比較回路 ５，７ レジスタ ６ セレクタ １０Ａ，１０Ｂ ラッチ回路ブロック ３１ バスサイクルスタート許可／禁止回路
Claims (2)
- 【請求項１】 中央処理装置のデータ要求に対応してバ
スサイクルを制御しデータの読出しまたは書込み制御信
号を出力するタイミング制御回路と、 予め定めた第一の数値を記憶する第一の記憶回路と、 予め定めた第二の数値を記憶する第二の記憶回路と、 前記読出しまたは書込み制御信号の終了に対応して前記
第一の数値からクロックの計数を開始する計数回路とを
備え、 前記タイミング制御回路は前記計数回路の計数値が前記
第二の数値に達するまでの間は前記中央処理装置の次の
データ要求に対応する次のバスサイクルの起動を禁止す
るバスサイクル起動禁止信号を発生し、前記計数値が前
記第二の数値に達したとき前記次のバスサイクルの起動
を許可するバスサイクル起動許可信号を発生するバスサ
イクル起動許可禁止信号発生手段を備えることを特徴と
するバスサイクルタイミング制御回路。 - 【請求項２】 前記第一の記憶回路が前記第一の数値を
記憶する第一のラッチ回路と、 予め定めたアドレスである第三の数値を記憶する第二の
ラッチ回路と、 前記第三の数値とアクセス対象のアドレスとを比較する
アドレス比較回路とを備えることを特徴とする請求項１
記載のバスサイクルタイミング制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288041A JPH06139191A (ja) | 1992-10-27 | 1992-10-27 | バスサイクルタイミング制御回路 |
| US08/144,975 US5548787A (en) | 1992-10-27 | 1993-10-27 | Bus cycle timing control circuit having bus cycle enable/disable signal dictated by count means using comparison of predetermined and destination addresses for initial count |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288041A JPH06139191A (ja) | 1992-10-27 | 1992-10-27 | バスサイクルタイミング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139191A true JPH06139191A (ja) | 1994-05-20 |
Family
ID=17725072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4288041A Pending JPH06139191A (ja) | 1992-10-27 | 1992-10-27 | バスサイクルタイミング制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5548787A (ja) |
| JP (1) | JPH06139191A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3344123B2 (ja) * | 1994-11-16 | 2002-11-11 | ヤマハ株式会社 | データ受信装置 |
| FR2728369B1 (fr) * | 1994-12-19 | 1997-01-31 | Sgs Thomson Microelectronics | Procede et dispositif pour accroitre la securite d'un circuit integre |
| US5826106A (en) * | 1995-05-26 | 1998-10-20 | National Semiconductor Corporation | High performance multifunction direct memory access (DMA) controller |
| US5748949A (en) * | 1996-07-02 | 1998-05-05 | Motorola Inc. | Counter having programmable periods and method therefor |
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| US5937370A (en) * | 1997-09-17 | 1999-08-10 | C.E. Electronics, Inc. | Tool monitor and assembly qualifier |
| US6353845B1 (en) * | 1998-06-25 | 2002-03-05 | International Business Machines Corporation | Computer system, program product and method for tracking asynchronous I/O with timeout support |
| GB2339369B (en) | 1998-07-09 | 2003-06-18 | Advanced Risc Mach Ltd | Apparatus and method for controlling timing of transfer requests within a data processing apparatus |
| JP2001117868A (ja) * | 1999-10-22 | 2001-04-27 | Oki Electric Ind Co Ltd | 集積回路 |
| US6275443B1 (en) * | 2000-08-30 | 2001-08-14 | Micron Technology, Inc. | Latched row or column select enable driver |
| US7689745B2 (en) * | 2005-06-23 | 2010-03-30 | Intel Corporation | Mechanism for synchronizing controllers for enhanced platform power management |
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| JPH03167649A (ja) * | 1989-11-28 | 1991-07-19 | Nec Corp | ウエイト・サイクル制御装置 |
-
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- 1992-10-27 JP JP4288041A patent/JPH06139191A/ja active Pending
-
1993
- 1993-10-27 US US08/144,975 patent/US5548787A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5548787A (en) | 1996-08-20 |
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